特許

J-GLOBAL ID：200903043826984984

化合物半導体装置およびその製造方法

発明者： 浅井 周二
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平7-233362
公開番号（公開出願番号）：特開平8-116034
出願日： 1995年08月19日
公開日（公表日）： 1996年05月07日
要約：

【要約】【目的】 エッチングによりリセス部を形成する際に結晶に損傷を与えないようにして特性劣化を防止する。ソース抵抗の低減化。【構成】 半絶縁性GaAs基板101上にチャネル層103、電子供給層104、しきい値制御層105、エッチング停止層106、コンタクト層107および絶縁膜110を成長させる。絶縁膜110をエッチングしてE型素子領域とD型素子領域とにゲート開口を形成する。このゲート開口をマスクにコンタクト層をドライエッチングして開口を形成する。開口内壁に側壁絶縁膜113を形成する。D型素子領域のゲート開口をマスクし、側壁絶縁膜をマスクに、エッチング停止層106を湿式法によりエッチングし、しきい値制御層105を等方性のドライエッチングによりエッチングする。ゲート電極114、115を形成した後、ソース/ドレイン電極116〜119を形成する。

請求項（抜粋）：

半絶縁性半導体基板と、前記半絶縁性半導体基板上に形成された第1の導電性半導体層群と、前記第1の導電性半導体層群上に積層された第2の導電性半導体層群と、前記第2の導電性半導体層群上に積層された低抵抗導電性半導体層と、前記第1の導電性半導体層群の上面に正値のゲートしきい値電圧をもって接する第1のゲート電極と、前記第2の導電性半導体層群の上面に負値のゲートしきい値電圧をもって接する第2のゲート電極と、前記低抵抗導電性半導体層に接するソース・ドレイン電極を構成するオーム性電極群とを備え、前記第1のゲート電極は前記低抵抗導電性半導体層からは側壁絶縁膜によって分離されると共に前記第2の導電性半導体層群と接し、かつ、前記第2のゲート電極は前記低抵抗導電性半導体層から側壁絶縁膜によって分離されていることを特徴とする化合物半導体装置。

IPC (7件)：

H01L 27/095 ,  H01L 21/3065 ,  H01L 21/3063 ,  H01L 29/872 ,  H01L 29/778 ,  H01L 21/338 ,  H01L 29/812

FI (7件)：

H01L 29/80 E ,  H01L 21/302 F ,  H01L 21/302 E ,  H01L 21/306 L ,  H01L 29/48 H ,  H01L 29/80 H ,  H01L 29/80 F