特許
J-GLOBAL ID：200903043842499930
ニューラルネットワーク装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
布施 行夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-076281
公開番号（公開出願番号）：特開平6-259585
出願日： 1993年03月10日
公開日（公表日）： 1994年09月16日
要約：
【要約】【目的】 各ニューロンの回路規模を大幅に縮小したニューラルネットワーク装置を得ること。【構成】 入力層、中間層及び出力層を有するニューラルネットワーク装置である。各層を構成するニューロンは、入力信号をラッチする時分割入力用のレジスタ52と、所定の演算に用いる乗算値を、2のべき乗で表された乗算値として記憶する乗算値記憶手段54と、前記レジスタ52および記憶手段54を制御し、前記レジスタ52を用い前記演算に用いる入力信号を時分割で順次取り込むとともに、前記記憶手段54から前記演算に用いる乗算値を演算タイミングにあわせて逐次出力させる制御手段50と、順次取込まれる入力信号と、前記記憶手段から逐次出力される乗算値とを用い、前記演算を積和演算として逐次行なう積和演算手段と56とを含み、各ニューロン内における演算を、入力信号を時分割で順次取り込み、積和演算として逐次実行する。
請求項（抜粋）：
入力層、中間層及び出力層を有するニューラルネットワーク装置において、各層を構成するニューロンは、入力信号をラッチする時分割入力用のレジスタと、所定の演算に用いる乗算値を、2のべき乗で表された乗算値として記憶する乗算値記憶手段と、前記レジスタ及び記憶手段を制御し、前記レジスタを用い前記演算に用いる入力信号を時分割で順次取り込むとともに、前記記憶手段から前記演算に用いる乗算値を演算タイミングにあわせて逐次出力させる逐次演算用の制御手段と、前記レジスタに順次取込まれる入力信号と、前記記憶手段から逐次出力される乗算値とを用い、前記演算を積和演算として逐次行なう積和演算手段と、を含み、前記積和演算手段は、シフト回路と、アキュムレータと、加算器とを含み、前記シフト回路は、順次取り込まれる前記入力信号に対する乗算を2のべき乗で表された前記乗算値を用いてシフト演算するよう形成され、前記加算器は、前記シフト回路の出力と、前記アキュムレータの出力とを加算し前記アキュムレータに向け出力するよう形成され、前記アキュムレータは、前記加算器の出力を順次記憶し、前記演算の結果を出力するよう形成され、各ニューロン内における演算を、入力信号を時分割で順次取り込み、積和演算として逐次実行することを特徴とするニューラルネットワーク装置。
IPC (2件)：
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