特許

J-GLOBAL ID：200903043897704680

半導体基板の製造方法及びその製造装置

発明者： 村松 諭
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-263324
公開番号（公開出願番号）：特開平10-106955
出願日： 1996年10月03日
公開日（公表日）： 1998年04月24日
要約：

【要約】【課題】高濃度にドープされたシリコン基板の両面を鏡面加工し、そのシリコン基板に対して、裏面にオートドーピング防止の為のブロッキング膜を形成した状態で表面にエピタキシャル成長を行う有効な半導体基板の製造方法およびその製造装置を提供する。【解決手段】シリコン基板12の両面12F,12Bを鏡面研磨し、オートドーピング防止用のブロッキング膜13を形成した状後、表面12Fのブロッキング膜13をエッチング除去し、これにより露出した表面12F上にエピタキシャルシリコン層14を成長する。

請求項（抜粋）：

シリコン単結晶インゴットからシリコン基板をウェーハ状に切り出す工程と、前記シリコン基板の角部の面取り加工を行う工程と、前記面取り加工を施したシリコン基板に機械研磨を行う工程と、前記機械研磨を施したシリコン基板の両主面に鏡面研磨を行う工程と、前記鏡面研磨を施した両主面上にオートドープ防止用のブロッキング膜を形成する工程と、前記両主面のうち素子を形成する側の主面上の前記ブロッキング膜を薬液もしくはその蒸気により除去する工程と、前記ブロッキング膜の除去により露出した前記素子を形成する側の主面上にエピタキシャルシリコン層を形成する工程とを有することを特徴とする半導体基板の製造方法。