特許

J-GLOBAL ID：200903043899912345

同期式バースト不揮発性半導体記憶装置

発明者： 武田 景一郎
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平10-329115
公開番号（公開出願番号）：特開2000-156092
出願日： 1998年11月19日
公開日（公表日）： 2000年06月06日
要約：

【要約】【解決手段】 同期式バースト不揮発性半導体記憶装置では、メモリセルからのデータを格納する第1のラッチ回路にアドレス信号を出力する為に、第1及び第2のアドレスカウンタ回路27、28及びセレクト回路22を有する。セレクト回路22によって、バースト制御信号BSに応答して、第1及び第2のアドレスカウンタ回路27、28のいずれかが交互に選択される。本発明では、アドレスカウンタ回路27、28のどちらかが絶えず選択されており、バースト制御信号BSが生成される以前から、外部からのアドレス信号(バーストアドレス信号の最初の信号)に基づくバーストアドレス信号がラッチ回路に出力される。【効果】 クロックからの遅れがバースト制御信号BSに生じていても、第1のラッチ回路の後段の第2のラッチ回路がクロックに応答して、正しいデータをラッチできる。

請求項（抜粋）：

データを格納するメモリセルと、アドレス信号が与えられる入力端子群と、第1の出力端子群と、第2の出力端子群と、前記メモリセルから読み出されたデータを格納し、かつ前記第1の出力端子群に与えられる信号が示すアドレスから前記データを出力するラッチ回路と、第1のバースト制御信号に応答して、第1のアドレスカウンタ回路及び第2のアドレスカウンタ回路のいずれかを交互に選択する選択信号を出力するセレクト回路と、前記第1のアドレスカウンタ回路及び前記第2のアドレスカウンタ回路の各アドレスカウンタ回路は、前記入力端子群及び第2の出力端子群に接続され、第1のレベルの第2のバースト制御信号が与えられ、かつ前記選択信号によって選択された場合、前記入力端子群に入力されるアドレス信号をラッチし、ラッチしたアドレス信号を前記第2の出力端子群に出力し、かつ自身が生成したアドレス信号を前記第2の出力端子群に出力し、第2のレベルの前記第2のバースト制御信号が与えられ、かつ前記選択信号によって選択されている場合、前記入力端子群に与えられているアドレス信号を前記第2の出力端子群に出力する前記第1のアドレスカウンタ回路及び前記第2のアドレスカウンタ回路と、前記第2の出力端子に与えられる信号をデコードし、第1の出力端子へ出力するデコーダ回路とを有することを特徴とする同期式バースト不揮発性半導体記憶装置。

IPC (4件)：

G11C 16/02 ,  G11C 11/407 ,  G11C 17/00 ,  G11C 16/06

FI (4件)：

G11C 17/00 613 ,  G11C 17/00 C ,  G11C 11/34 362 S ,  G11C 17/00 636 B

Fターム (14件)：

5B003AA00 ,  5B003AB00 ,  5B003AC07 ,  5B003AD02 ,  5B003AD08 ,  5B024AA03 ,  5B024BA29 ,  5B024CA15 ,  5B024CA27 ,  5B025AA00 ,  5B025AD01 ,  5B025AD05 ,  5B025AE05 ,  5B025AE08