半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：若林忠
公報種別：公開公報
出願番号（国際出願番号）：特願平6-227723
公開番号（公開出願番号）：特開平8-096598
出願日： 1994年09月22日
公開日（公表日）： 1996年04月12日
要約：

【要約】【目的】検査装置のドライバー・コンパレータ数に制限されることなく、複数のI/Oに対する検査を同時に行うことのできる半導体記憶装置を実現する。【構成】メモリセルと複数のI/Oとの間のデータバスに挿入されてこれを第1と第2のデータバスに分断するとともに第1および第2のデータバスを構成する複数の信号線の接続状態を所定のI/O端子について1対1接続または1対多接続と制御する分配回路とを有する半導体記憶装置において、分配回路とメモリセルアレイとの間の第2のデータバスに挿入されてこれを第2と第3のデータバスに分断するとともに、第2および第3のデータバスを構成する複数の信号線の接続状態を1対1接続または多対1接続とするマルチプレクサ回路と、マルチプレクサ回路におけるデータバス信号線の接続状態を維持するために第2のデータバス出力をラッチしてマルチプレクサ回路の制御入力とするラッチ回路とを有する。

請求項（抜粋）：

メモリセルに格納されたデータを伝送するためのデータバスと、前記データバスを介するメモリセルへのデータの書込みおよび読み出しを行うための複数のI/O端子と、前記メモリセルと複数のI/Oとの間のデータバスに挿入されてこれを第1のデータバスと第2のデータバスとに分断するとともに第1および第2のデータバスを構成する複数のデータバス信号線の接続状態を所定のI/O端子について1対1接続または1対多接続と制御する分配回路とを有する半導体記憶装置において、前記分配回路とメモリセルアレイとの間の第2のデータバスに挿入されてこれを第2のデータバスと第3のデータバスとに分断するとともに、第2および第3のデータバスを構成する複数のデータバス信号線の接続状態を1対1接続または多対1接続とするマルチプレクサ回路と、前記マルチプレクサ回路におけるデータバス信号線の接続状態を維持するために第2のデータバス出力をラッチして前記マルチプレクサ回路の制御入力とするラッチ回路とを有することを特徴とする半導体記憶装置。

IPC (2件)：

G11C 29/00 303 , G11C 11/413

引用特許：

審査官引用 (3件)

特開平3-052200
特開昭58-153293
特開平2-148499

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