特許
J-GLOBAL ID:200903043962735211
制御盤
発明者:
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出願人/特許権者:
代理人 (1件):
作田 康夫
公報種別:公開公報
出願番号(国際出願番号):特願2000-065696
公開番号(公開出願番号):特開2001-251026
出願日: 2000年03月06日
公開日(公表日): 2001年09月14日
要約:
【要約】【課題】従来、プリント基板のパターンの劣化を判断するための検知パターンが最初に腐食するとは限らず、事後保守となってしまう問題があった。【解決手段】プリント板の一部に同電圧におけるパターンにおいて、他の配線より幅の狭いパターンや、絶縁距離の狭いパターンを設け、パターンの腐食による断線やマイグレーション等によるショートなどが、他のパターンよりも確実に最初に起こるようにして、このパターンをセンサとして取り込み保守センタ等へ自動発報する構成とする。
請求項(抜粋):
プリント基板を備えた制御盤において、前記プリント基板に設けられ前記プリント基盤の他のパターンより狭い幅のパターンと、該パターンの異常を検知する手段とを備えた制御盤。
IPC (3件):
H05K 1/02
, G01R 31/02
, G01R 31/28
FI (3件):
H05K 1/02 K
, G01R 31/02
, G01R 31/28 Z
Fターム (16件):
2G014AA02
, 2G014AA03
, 2G014AB28
, 2G014AB59
, 2G014AC09
, 2G032AA01
, 2G032AB19
, 2G032AD08
, 2G032AL14
, 5E338AA00
, 5E338BB75
, 5E338CC07
, 5E338CD14
, 5E338EE12
, 9A001BB05
, 9A001LL09
引用特許: