特許

J-GLOBAL ID：200903043976086895

半導体集積回路装置

発明者： 中野 浩明 ,  中川 薫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-235716
公開番号（公開出願番号）：特開2001-060400
出願日： 1999年08月23日
公開日（公表日）： 2001年03月06日
要約：

【要約】【課題】 不良アドレスをプログラムするためのプログラム素子の増大によるチップ面積増を抑えることのできる半導体集積回路装置を提供すること。【解決手段】 メモリセルと情報のやりとりを行う複数のビット線と、このビット線に情報を取り出すメモリセルを選択する複数のワード線WLと、正常に情報を取り出すことができないメモリセルに接続されているワード線を救済するためのスペアワード線SWLとを具備する。さらに正常に情報を取り出すことができないメモリセルを救済するための救済情報を保持し、この救済情報に基いたワード線WLのスペアワード線SWLへの置き換え、および救済情報に基いたワード線WLのリフレッシュ周期の変更でそれぞれ共有されるスペア判定回路5を具備する。

請求項（抜粋）：

メモリセルと情報のやりとりを行う複数のビット線と、前記ビット線に情報を取り出すメモリセルを選択する複数のワード線と、正常に情報を取り出すことができないメモリセルに接続されているワード線を救済するためのスペアワード線と、前記正常に情報を取り出すことができないメモリセルを救済するための救済情報を保持し、この救済情報に基いた前記ワード線の前記スペアワード線への置き換え、および前記救済情報に基いた前記ワード線のリフレッシュ周期の変更の機能を有するスペア判定回路とを具備することを特徴とする半導体集積回路装置。

IPC (3件)：

G11C 29/00 603 ,  G11C 11/406 ,  G11C 11/401

FI (4件)：

G11C 29/00 603 H ,  G11C 11/34 363 K ,  G11C 11/34 363 L ,  G11C 11/34 371 D

Fターム (18件)：

5B024AA15 ,  5B024BA20 ,  5B024BA21 ,  5B024BA29 ,  5B024CA07 ,  5B024CA11 ,  5B024CA16 ,  5B024CA17 ,  5B024DA10 ,  5B024DA14 ,  5B024DA18 ,  5L106AA01 ,  5L106CC04 ,  5L106CC13 ,  5L106CC17 ,  5L106CC22 ,  5L106CC32 ,  5L106GG07