特許
J-GLOBAL ID：200903043992992812
電界効果トランジスタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平7-332965
公開番号（公開出願番号）：特開平9-172028
出願日： 1995年12月21日
公開日（公表日）： 1997年06月30日
要約：
【要約】【目的】 ゲート電極をゲート開口に自己整合させて形成しうるようにして、ソース寄生抵抗の低減化を図る。【構成】 半導体基板101上に、スペーサ膜102とエッチングストッパ膜103を形成し、所定の深さの開口102aを形成する(a)。側壁膜104を形成する(b)。エッチングストッパ膜103をマスクとして、異方性RIEを行って、側壁膜104の形状をスペーサ膜102の側壁102bに転写すると共にゲート開口102cを形成する(c)。ゲート電極形成材料層を形成し、フォトレジスト膜106を全面に平坦に形成する。106をエッチバックしてゲート開口部の凹部内のみに残す。凹部の106をマスクにエッチングを行ってゲート電極105を形成する(d)。102を除去し、ゲート電極をマスクにオーミック金属層107を堆積してソース・ドレイン電極を形成する(e)。
請求項（抜粋）：
(1)半導体基板上に大きい膜厚のスペーサ膜とこのスペーサ膜のエッチング時にエッチングストッパとなるストッパ膜とを設け、ストッパ膜を貫通し前記スペーサ膜を所定の深さまでエッチングして開口部を形成する工程と、(2)絶縁膜または金属膜の堆積とそのエッチバックにより前記開口部の側面に側壁を形成する工程と、(3)前記ストッパ膜をマスクとして異方性エッチングにより前記スペーサ膜をエッチングし、前記側壁が残っている場合にはこれをエッチング除去してY字型あるいはT字型のゲート開口を形成する工程と、(4)前記ゲート開口の部分に凹部が形成される膜厚にゲート電極形成材料を堆積しこれをパターニングしてゲート電極を形成する工程と、(5)前記スペーサ膜を除去した後、前記半導体基板に対してオーミック接触する材料を前記ゲート電極をマスクとして堆積してソース・ドレイン電極を形成する工程と、を有する電界効果トランジスタの製造方法。
IPC (6件)：
H01L 21/338
, H01L 29/812
, H01L 21/28
, H01L 21/3065
, H01L 21/3213
, H01L 29/778
H01L 29/80 F
, H01L 21/28 Z
, H01L 21/302 J
, H01L 21/88 C
, H01L 29/80 H
