特許
J-GLOBAL ID：200903044007885680
半導体不揮発性メモリ装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-094589
公開番号（公開出願番号）：特開平6-310732
出願日： 1993年04月21日
公開日（公表日）： 1994年11月04日
要約：
【要約】【目的】 半導体不揮発性メモリ装置の製造方法において、自己整合的な工程により、ホトリソ工程数を低減するとともに、マスク合わせ余裕寸法をも減らすことができる半導体不揮発性メモリ装置の製造方法を提供する。【構成】 第1導電型半導体基板上に下から順次トンネル絶縁膜、浮遊ゲート、ゲート間絶縁膜、制御ゲートを積層してなる積層ゲートと、該積層ゲートを挟んで前記半導体基板上に第2導電型のソース及びドレイン領域を形成してなる半導体不揮発性メモリ装置の製造方法において、ホトリソ工程は、アクティブ領域形成、制御ゲート(ワードライン)形成、ソースライン形成〔図4(b)参照〕の3層の形成で済ますようにする。従来における浮遊ゲート形成、配線形成の2層の形成のためのホトリソ工程をなくすことができる。
請求項（抜粋）：
第1導電型半導体基板上に下から順次トンネル絶縁膜、浮遊ゲート、ゲート間絶縁膜、制御ゲートを積層してなる積層ゲートと、該積層ゲートを挟んで前記半導体基板上に第2導電型のソース及びドレイン領域を形成してなる半導体不揮発性メモリ装置の製造方法において、(a)前記第1導電型半導体基板上に第1のマスク材パターンを形成する工程と、(b)該第1のマスク材パターンをマスクにして前記半導体基板を所定の深さまでエッチングして溝を形成する工程と、(c)該溝に自己整合的に第1の絶縁膜を埋め込み分離絶縁膜を形成する工程と、(d)前記第1のマスク材を除去する工程と、(e)前記分離絶縁膜で挟まれた前記半導体基板露出部表面にトンネル絶縁膜を形成した後、第1の導電膜を成膜する工程と、(f)該第1の導電膜を異方性エッチングで前記分離絶縁膜上部表面のみ除去する工程と、(g)残存形成された第1の導電膜上に第2の絶縁膜を成膜する工程と、(h)第2の導電膜を形成した後、第3の絶縁膜を積層して第1の積層膜を形成する工程と、(i)該第1の積層膜、前記第2の絶縁膜、前記第1の導電膜及び前記トンネル絶縁膜を前記分離絶縁膜と直交する方向にパターニングして積層ゲートを形成した後、該積層ゲートの両側にドレイン・ソース領域を形成する工程と、(j)前記積層ゲート側壁に第4の絶縁膜を形成する工程と、(k)全面に第3の導電膜を形成後、第5の絶縁膜を積層して第2の積層膜を形成し、選択的にエッチングを行い、前記積層ゲートを挟んでソース側のみの前記第2の積層膜を残存形成する工程と、(l)全面に第4の導電膜を成膜し、該第4の導電膜をエッチバックにより前記分離絶縁膜の間の領域のみに残存形成する工程とを施すようにしたことを特徴とする半導体不揮発性メモリ装置の製造方法。
IPC (2件)：
H01L 29/788
, H01L 29/792
