特許

J-GLOBAL ID：200903044023662577

半導体装置およびその製造方法

発明者： 冨田 和朗 ,  坂森 重則 ,  木村 広嗣
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-100237
公開番号（公開出願番号）：特開平9-289177
出願日： 1996年04月22日
公開日（公表日）： 1997年11月04日
要約：

【要約】【課題】 写真製版の解像度よりも小さくかつ低抵抗かつステップカバリッジの良好なコンタクトホ-ルが、他の配線と電気的に短絡することなく、低アスペクト比のエッチングで、所望の大きさに安定して形成された、高集積度の半導体装置を得るとともに、そのような半導体装置の製造方法を得る。【解決手段】 半導体基板1の上の配線層4の上に、第1の絶縁膜層9、10と、第1の絶縁膜層の最上層10に対してエッチング選択比の大きい第2の絶縁膜層11とを形成するとともに、第2の絶縁膜層11の有する孔の内側壁にサイドウォ-ルスペ-サ14を形成してから、写真製版の解像度よりも小さい孔を、第1の絶縁膜層9、10に形成する。

請求項（抜粋）：

半導体基板の主表面の上部に形成された配線層と、前記配線層の上部に形成され、前記半導体基板の前記主表面に達する孔を有する第1の絶縁膜層と、前記第1の絶縁膜層の上部に形成され、前記第1の絶縁膜層の孔に達する孔を有する、前記第1の絶縁膜層に対してエッチング選択比の大きな第2の絶縁膜層と、前記第2の絶縁膜層の有する前記孔の内側壁に形成されたサイドウォールスペーサと、前記第1の絶縁膜層の有する前記孔内と、前記第2の絶縁膜層の有する前記孔内とに形成されて、前記半導体基板とは電気的に接続され、前記配線層とは電気的に絶縁された導電層とを備えた半導体装置。

IPC (5件)：

H01L 21/28 ,  H01L 21/3065 ,  H01L 21/768 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 21/28 M ,  H01L 21/302 J ,  H01L 21/90 D ,  H01L 29/78 301 Y

引用特許：

審査官引用 (2件)

• 特開昭60-160653
  
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平8-002108   出願人：日本電気株式会社