特許

J-GLOBAL ID：200903044030431939

半導体装置及びその製造方法

発明者： 松井 泰志
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 大岩 増雄
公報種別：公開公報
出願番号（国際出願番号）：特願平7-008247
公開番号（公開出願番号）：特開平8-204141
出願日： 1995年01月23日
公開日（公表日）： 1996年08月09日
要約：

【要約】【目的】 DRAM(DYNAMIC RUNDAM ACCESS MEMORY)等の半導体装置の構造を、製造を容易にできるものとし、また、製造工程を簡略化を可能にするとともに、精度の高い半導体装置、及び半導体装置の製造方法を得る。【構成】 この発明は、半導体装置のメモリセル領域のキャパシタの構成要素であるストレージノードを、ストレージノードコンタクト形成時のエッチングマスクによって形成し、また、周辺回路が形成された領域には、ソース/ドレイン領域と配線層を接続するパッドをソース/ドレイン領域、若しくはソース/ドレイン領域に接して形成されるビット線か、その上部のバリヤメタルに当接するように形成する。また、上記のパッドの一部は上記エッチングマスク形成と同時に形成する。

請求項（抜粋）：

半導体基板、上記半導体基板の一主面に形成された第一、第二のソース/ドレイン領域、上記半導体基板上に絶縁層を介して形成されたワード線、上記第一のソース/ドレイン領域に接するように上記半導体基板上に形成されたビット線、上記ビット線、ワード線、第一、第二のソース/ドレイン領域上に形成された層間絶縁膜、上記層間絶縁膜内に埋設し、上記第二のソース/ドレイン領域に接して形成されたコンタクト、上記コンタクト上部に接して形成され、上記コンタクト形成時のコンタクトホールエッチングマスクとなる第一の導電層、上記第一の導電層の表面を覆うように形成された誘電体膜、少なくとも上記誘電体膜上に形成された第二の導電層を備えたことを特徴とする半導体装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768

FI (2件)：

H01L 27/10 621 C ,  H01L 21/90 D