特許
J-GLOBAL ID：200903044045295799
キャパシタを有する半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-095791
公開番号（公開出願番号）：特開平10-289985
出願日： 1997年04月14日
公開日（公表日）： 1998年10月27日
要約：
【要約】【課題】 清浄な側面を有し、かつ側面形状が基板表面に対して略垂直となるストレージノードパターンを形成できるキャパシタを有する半導体装置の製造方法を提供する。【解決手段】 シリコン酸化膜23に孔パターン23aを設け、その孔パターン23aを埋込むようにストレージノードとなる白金膜1が形成される。この後、シリコン酸化膜23が除去され、キャパシタ誘電体層2とセルプレート3とが形成されてキャパシタ10が形成される。
請求項（抜粋）：
半導体基板の主表面上に、前記主表面に達するコンタクトホールを有する絶縁層を形成する工程と、前記コンタクトホール内を埋込む埋込用導電層を形成する工程と、前記絶縁層上に被覆層を形成する工程と、前記埋込用導電層の真上に位置する被覆層の領域に前記被覆層を貫通する孔を形成する工程と、前記孔内を埋込み、かつ前記埋込用導電層と電気的に接続され、かつ前記被覆層と異なる材料よりなるストレージノード用導電層を形成する工程と、前記被覆層を除去する工程と、前記ストレージノード用導電層を覆うように高誘電率材料を含むキャパシタ誘電体層を形成する工程と、前記キャパシタ誘電体層を覆い前記ストレージノード用導電層と対向するようにセルプレート用導電層を形成する工程とを備えた、キャパシタを有する半導体装置の製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 621 B
, H01L 27/10 651
