特許
J-GLOBAL ID：200903044061327072
状態記憶回路
発明者：
出願人/特許権者：
代理人 (1件)：
谷 義一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-179217
公開番号（公開出願番号）：特開平7-038387
出願日： 1993年07月20日
公開日（公表日）： 1995年02月07日
要約：
【要約】【目的】 状態記憶回路において、不安定な中間レベル状態から早く脱出することができるようにすること。【構成】 この回路は書き込み制御信号Cにより入力信号Dをサンプリングし、論理状態Qをホールドする、クロスカップルされたロジック素子42,43を有する。これらロジック素子42,43間の結線のうち、最低1ケ所の結線Lに、書き込み制御信号Cに一意に対応したタイミングでその結線の電位を変化させる電気信号を与える回路を有する。この回路は、例えば書き込み制御信号Cを遅延する遅延回路46,その遅延された制御信号C′により結線Lの電圧変化させるキャパシタンス47から構成される。その遅延回路46の代りにD型フリップフロップ回路(71)やワンショット発生回路(91)を用いることができ、またキャパシタンス47の代りにトランジスタスイッチ(92)と抵抗素子(93)等を用いることができる。
請求項（抜粋）：
書き込みのサンプリングとホールドのタイミングを制御する書き込み制御信号のレベル変化に応じて、クロスカップルされたロジック素子により論理状態を記憶する状態記憶回路において、前記書き込み制御信号に一意に対応したタイミングの信号を生成する信号生成手段と、該信号生成手段で生成された信号により前記書き込み制御信号に一意に対応したタイミングで、前記クロスカップルされたロジック素子間の結線のうちで最低1ケ所の結線にその結線の電位を変化させる電気的信号を与える電位制御手段とを具備することを特徴とする状態記憶回路。
IPC (2件)：
FI (2件)：
H03K 3/356 D
, G11C 11/40 Z
