特許
J-GLOBAL ID：200903044071631691
制御可能な幅のORゲート
発明者：
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出願人/特許権者：
代理人 (1件)：
中村 稔 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-105710
公開番号（公開出願番号）：特開平8-335163
出願日： 1996年04月25日
公開日（公表日）： 1996年12月17日
要約：
【要約】【課題】制御可能な幅のORゲートを得ること。【解決手段】制御可能な幅のORゲートは複数の制御可能なORゲートセル(100)を採用する。各セル(100)は、OR0、ST0、OR1、ST1の4つのデータ入力と単一の制御入力C0、及びORout とSTout の2つの出力を有する。第1のORゲート(101)はORout 出力として無条件にOR0とOR1入力のORを形成する。第2のORゲート(102)はOR0入力とST1入力のORを形成する。2つのパスゲート(104、105)は、C0が1であれば、第2のORゲート(102)の出力(OR0 OR ST1) がSTout に生じ、C0が0であれば、ST0入力はSTout を出力するために供給される。セルの各層は制御ワードの対応ビットによって制御される。最後の層の単一セルのSTout は制御可能な幅のORゲート出力を形成する。
請求項（抜粋）：
Nビット幅の制御可能な幅のORゲートであって、Nビット幅のデータ入力ポートと、Mビットの制御ワードを受け取る制御ワード入力ポートと、ここでMは、ビットの最も近い整数まで丸められたlog2Nに等しい、N-1の制御可能なORゲートセル、各制御可能なORゲートセルは、OR0入力、ST0入力、OR1入力、ST1入力、制御ビット入力、ORout 出力およびSTout 出力を有し、各制御可能なORゲートセルは:前記OR0入力に接続された第1の入力、前記OR1入力に接続された第2の入力および前記ORout 出力に接続された出力を有する第1のORゲート;前記OR0入力に接続された第1の入力、前記ST1入力に接続された第2の入力および出力を有する第2のORゲート;前記第2のORゲートの前記出力に接続された入力、前記STout 出力に接続された出力、および前記制御ビット入力に接続された制御ゲートを有する第1のパスゲート;前記制御ビット入力に接続された入力、および出力を有するインバータ;前記ST0入力に接続された入力、前記STout 出力に接続された出力、および前記インバータの出力に接続された制御ゲートを有する第2のパスゲートを有し、前記データポートの対応ビットを接続した前記OR0とST0入力、および前記データ入力ポートの次の高いビットに接続された前記OR1とST1入力を有する前記制御可能なORゲートセルの第1の層であって、前記1の層の各制御可能なORゲートセルの前記制御ビット入力は、前記制御ワード入力ポートの最下位のビットに接続され、前の層の第1の制御可能なORゲートセルの前記ORout 出力に接続された前記OR0入力、前記前の層の前記第1の制御可能なORゲートセルのSTout 出力に接続された前記ST0入力、前記前の層の第2の制御可能なORゲートセルの前記ORout 出力に接続された前記OR1入力、前記前の層の前記第2の制御可能なORゲートセルの前記STout 出力に接続された前記ST1入力を有する前記制御可能なORゲートセルの続く層であって、各層の各制御可能なORゲートセルの前記制御ビット入力は、前記制御ワード入力ポートの対応ビットに接続され、および前記制御可能な幅のORゲート出力を形成する最終層の単一の制御可能なORゲートセルの前記STout と、を有する制御可能な幅のORゲート
IPC (2件)：
FI (2件)：
G06F 7/00 101 T
, H03K 19/20
