特許

J-GLOBAL ID：200903044082156561

内容アドレス式メモリ

発明者： 林原 泉
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 小杉 佳男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-240976
公開番号（公開出願番号）：特開平5-081879
出願日： 1991年09月20日
公開日（公表日）： 1993年04月02日
要約：

【要約】【構成】検索回路の多数の前記端子と接続され、一致信号が出力された1つ又は複数の端子と対応する1つ又は複数のワードメモリのうち最優先のワードメモリの存在する最優先行を検出する最優先行検出回路と、最優先行中の、一致信号が出力された1つ又は複数の端子と対応する1つ又は複数のワードメモリのうち最優先のワードメモリを検出する最優先ワードメモリ検出回路と、最優先行の列方向アドレスを求める列方向アドレスエンコーダと、最優先行中の最優先のワードメモリの行方向アドレスを求める行方向アドレスエンコーダとを有するプライオリティエンコーダを備えた。【効果】従来の最新のものとほぼ同程度の回路規模にまで削減されたプライオリティエンコーダであって、しかも配線遅延時間の短縮が可能で、かつ、ワードメモリがマトリックス状に配列された構成のメモリに適合した構成のプライオリティエンコーダが実現される。

請求項（抜粋）：

ディジタルデータを1ワード分記憶するワードメモリが、多数の行方向及び多数の列方向にマトリックス状に並ぶように多数配列されてなるメモリ、検索データが入力され、前記ワードメモリのそれぞれに対応して設けられた各端子のうち前記検索データの全部もしくは所定の一部のビットパターンと一致するビットパターンが記憶された前記ワードメモリに対応する端子に一致信号を出力する検索回路、および前記検索回路の多数の前記端子と接続され、前記一致信号が出力された1つ又は複数の前記端子と対応する1つ又は複数の前記ワードメモリのうち最優先のワードメモリの存在する最優先行を検出する最優先行検出回路と、前記最優先行中の、前記一致信号が出力された1つ又は複数の前記端子と対応する1つ又は複数の前記ワードメモリのうち最優先のワードメモリを検出する最優先ワードメモリ検出回路と、前記最優先行の列方向アドレスを求める列方向アドレスエンコーダと、前記最優先行中の前記最優先のワードメモリの行方向アドレスを求める行方向アドレスエンコーダとを有するプライオリティエンコーダを備えたことを特徴とする内容アドレス式メモリ。