特許

J-GLOBAL ID：200903044103003388

半導体装置

発明者： 川 口 雄 介 ,  小 野 昇太郎 ,  山 口 好 広 ,  中 川 明 夫
出願人/特許権者： 株式会社東芝
代理人 (6件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  岡澤 順生
公報種別：公開公報
出願番号（国際出願番号）：特願2003-173852
公開番号（公開出願番号）：特開2005-011965
出願日： 2003年06月18日
公開日（公表日）： 2005年01月13日
要約：

【課題】Ron×Qgdを小さい状態に確保しつつ、ゲート抵抗を小さくする。【解決手段】第1導電型の第1半導体層上に、前記第1半導体層よりも高抵抗の第1導電型の第2半導体層と、第2導電型のベース層とを順次形成し、前記ベース層の表面から、前記第2半導体層の表面に達する、帯状の平面パターンを有する複数本の第1のトレンチが形成し、この第1のトレンチ内に、ゲート絶縁膜を介してゲート電極を形成し、前記ベース層の表面から、前記第2半導体層の表面に達し且つ隣り合う前記第1のトレンチ同士を連通させる第2のトレンチを形成し、この第2のトレンチ内に、絶縁膜を介して、隣り合うゲート電極同士を電気的に接続するブリッジ電極を形成し、前記第2半導体層中に位置する前記第2のトレンチ部分を囲むように前記第2半導体層中に第2導電型の不純物拡散領域を形成し、前記ベース層の表面領域に前記ゲート電極に沿って第1導電型のソース領域を形成する。【選択図】 図1

請求項（抜粋）：

第1導電型の第1半導体層と、 前記第1半導体層上に形成された、前記第1半導体層よりも高抵抗の第1導電型の第2半導体層と、 前記第2半導体層上に形成された第2導電型のベース層と、 前記ベース層の表面から形成された、前記第2半導体層の表面に達する、帯状の平面パターンを有する複数本の第1のトレンチ内に、ゲート絶縁膜を介して形成されたゲート電極と、 前記ベース層の表面から前記第2半導体層の表面に達した状態に形成された、隣り合う前記第1のトレンチ同士を連通させる第2のトレンチ内に、絶縁膜を介して形成され、隣り合う前記ゲート電極同士を互いに電気的に接続するブリッジ電極と、 前記第2半導体層中に位置する前記第2のトレンチ部分を囲むように前記第2半導体層中に形成された第2導電型の不純物拡散領域と、 前記ベース層の表面領域において前記ゲート電極に沿って形成された第1導電型のソース領域と、 前記ソース領域上に形成されたソース電極と、 前記第1半導体層の裏面に形成されたドレイン電極と、 を備えることを特徴とする半導体装置。

IPC (1件)：

H01L29/78

FI (5件)：

H01L29/78 652K ,  H01L29/78 652D ,  H01L29/78 652F ,  H01L29/78 652J ,  H01L29/78 653A