特許
J-GLOBAL ID：200903044106723640
HV-LDMOST型の半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
杉村 暁秀 (外6名)
公報種別：公表公報
出願番号（国際出願番号）：特願平9-506484
公開番号（公開出願番号）：特表平10-506503
出願日： 1996年07月11日
公開日（公表日）： 1998年06月23日
要約：
【要約】電流をスイッチングする多くの場合、スイッチング・オフにより特に誘導性負荷の場合にトランジスタのドレイン電極に高電圧を生ぜしめる。高圧ラテラルDMOSTを用いると、このような高電圧によりトランジスタに不安定性を導入するか又はトランジスタを損傷せしめるおそれもある。これを改善するために本発明によれば高圧LDMOSTのドレインに(nチャネルトランジスタの場合)多量にドーピングしたn型領域(18;21)を設け、このn型領域を表面からみてソース領域(8)よりも深い位置まで半導体本体中に下方に延在させ、このn型領域が無い場合のトランジスタのBVdsよりも低いブレークダウン電圧を有するpn接合を半導体本体中で比較的深い位置に形成する。これによりインダクタンスに蓄積された電力をブレークダウンにより導出することができる。このブレークダウンはpn接合が比較的深い位置にある為にトランジスタの通常の電流路から分離され、トランジスタの耐久力が改善される。ドレインにおける深い前記n型領域は例えばエピタキシャル層と基板との間の境界における埋込層を以って構成することができる。
請求項（抜粋）：
高圧ラテラルDMOSトランジスタ(HV-LDMOST)を具える半導体装置であって、この半導体装置は、比較的わずかにドーピングされた第1導電型のシリコン基板と、このシリコン基板上に設けられた、比較的わずかにドーピングされたエピタキシャル層とを有する半導体本体を具えており、前記エピタキシャル層は前記半導体本体の表面に隣接しており、前記トランジスタは、前記表面に位置し比較的多量にドーピングされ第1導電型とは反対の第2導電型とした表面領域を有するドレインと、比較的わずかにドーピングされた第2導電型のドリフト領域と、比較的多量にドーピングされ、前記表面に隣接する第1導電型の基体領域内にこの表面に隣接して設けられた第2導電型のソース領域と、前記表面の上方にこの表面から電気絶縁されて設けられた制御電極とを具えている当該半導体装置において、 前記ドレインが多量にドーピングされた第2導電型の領域を有し、この第2導電型の領域が前記表面から見て前記ソース領域よりも深く半導体本体中に延在し、これによりこの第2導電型の領域が存在しない場合のトランジスタのBVdsよりも低いブレークダウン電圧を有するpn接合が形成され、このpn接合はブレークダウンした場合に、トランジスタが導通状態にある際のソース及びドレイン間の電流通路から分離された電流通路を形成するようになっていることを特徴とする半導体装置。
FI (2件)：
H01L 29/78 301 X
, H01L 29/78 301 D
