半導体集積回路

発明者：
出願人/特許権者：
代理人 (1件)：平戸哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-068804
公開番号（公開出願番号）：特開平10-269773
出願日： 1997年03月21日
公開日（公表日）： 1998年10月09日
要約：

【要約】【課題】出力データの出力タイミングを外部から供給される外部クロックに制御される半導体集積回路に関し、データホールド時間のターゲットスペックを満足することができるようにする。【解決手段】DLL回路316による可変遅延回路96の制御により、データ出力回路13からの出力データDQの出力タイミングをアクセスクロックCLK-Aの立ち上がりのタイミングから(m/n)×tCLKだけ遅延したタイミングとする。

請求項（抜粋）：

出力制御クロックの立ち上がりタイミング又は立ち下がりタイミングに同期して出力動作を開始し、出力データを出力する第1のデータ出力回路と、外部から供給される外部クロックを増幅して内部クロックを出力する第1のクロック入力回路と、前記内部クロックを入力して前記出力制御クロックを出力する出力制御クロック生成回路と、前記出力制御クロックを前記第1のデータ出力回路に伝送する出力制御クロック用の配線とを備えてなる半導体集積回路において、前記出力制御クロック生成回路は、前記出力制御クロックとして、前記外部クロックのうち、アクセスクロックの立ち上がりタイミング又は立ち下がりタイミングから、(m/n)×tCLK(但し、m、nはm<nを満足する整数、tCLKは前記外部クロックのサイクルタイムである。)だけ遅延して、前記第1のデータ出力回路から前記出力データを出力させることができる出力制御クロックを出力するように構成されていることを特徴とする半導体集積回路。

IPC (4件)：

G11C 11/409 , G11C 11/407 , H03K 5/13 , H03K 19/0175

FI (5件)：

G11C 11/34 354 Q , H03K 5/13 , G11C 11/34 354 C , G11C 11/34 362 S , H03K 19/00 101 F

引用特許：

出願人引用 (3件)

半導体装置
公報種別：公開公報出願番号：特願平6-049569 出願人：富士通株式会社
特開平3-217919
特開平2-141123

審査官引用 (3件)

半導体装置
公報種別：公開公報出願番号：特願平6-049569 出願人：富士通株式会社
特開平3-217919
特開平2-141123

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