待ち時間を低減した非同期入出力キャッシュ

発明者： ,
出願人/特許権者：
代理人 (1件)：古谷馨 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-360373
公開番号（公開出願番号）：特開2000-227877
出願日： 1999年12月20日
公開日（公表日）： 2000年08月15日
要約：

【要約】【課題】キャッシュのシステム側の待ち時間(即ちスヌーピングキャッシュコヒーレンシーに関連する待ち時間)とキャッシュのI/O側の待ち時間(即ちI/Oリードに関連する待ち時間)との両方を最小限にするI/Oキャッシュを提供すること。【解決手段】本発明は一般に非同期I/Oデータキャッシュを含む装置(102)に関する。装置(102)は、システムデータバス(108)及びI/Oデータバス(110)の双方と通信するように設けられた単一のデータ記憶領域(120)を備える。同様に、装置(102)は、データ記憶領域(120)中に同時期に記憶されたデータに対応するシステムアドレスを記憶するよう構成されたアドレス記憶領域(122)を備える。装置は更にI/Oデータバス(110)からの即時アクセスのためにデータ記憶領域(120)内のデータの有効性状態を示すよう構成された第一の回路(124)を備える。同様に、装置は、第二の回路(126)を備えており、該回路はシステムデータバス(108)からの即時アクセスのためにデータ記憶領域(120)内のデータの有効性状態を示すよう構成されている。

請求項（抜粋）：

システムデータバス(108)及びI/Oデータバス(110)の両方と通信可能な状態にあるデータ記憶領域(120)と、該データ記憶領域(120)中に同時期に記憶されたデータに対応するシステムアドレスを記憶するように構成されたアドレス記憶領域(122)と、前記I/Oデータバス(110)からの即時アクセスのために前記データ記憶領域(120)内のデータの有効性状態を示すよう構成された第一の回路(124)と、前記システムデータバス(108)からの即時アクセスのために前記データ記憶領域(120)内のデータの有効性状態を示すよう構成された第二の回路(126)とを備えている、入出力データキャッシュ(102)。

IPC (2件)：

G06F 12/08 , G06F 12/08 310

FI (3件)：

G06F 12/08 X , G06F 12/08 310 B , G06F 12/08 310 C

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