特許
J-GLOBAL ID：200903044175361742
不揮発性半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
安富 耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-320352
公開番号（公開出願番号）：特開平10-162593
出願日： 1996年11月29日
公開日（公表日）： 1998年06月19日
要約：
【要約】【課題】 フローティングゲートを有する不揮発性半導体メモリ装置で、記憶した多値情報を正確に読み出す。【解決手段】 メモリセルトランジスタ40と共に複数の基準トランジスタ50を配置し、同一の行を共通のワード線43で選択可能に接続する。基準トランジスタ50に接続される第1〜第3の基準ビット線51a〜51cは、容量が段階的に設定され、特定行の基準トランジスタ50が選択的にオンしたときには、第1〜第3の基準ビット線51a〜51cの電位VR1〜VR3の降下する速度に差が生じる。この基準電位VR1〜VR3の降下の様子をメモリセルトランジスタ40をオンしたときのビット線41の電位VBLの降下と対比させることにより、選択されたメモリセルトランジスタ40の抵抗値、即ち、記憶された多値情報を判定する。
請求項（抜粋）：
電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタと同一の構造を有し、同一行に配置される複数の基準トランジスタと、上記メモリセルトランジスタに接続されるビット線と、上記複数の基準トランジスタにそれぞれ接続され、個々に段階的に異なる容量を有する複数の基準ビット線と、上記ビット線及び上記複数の基準ビット線に接続され、所定の電位に充電された上記ビット線及び上記複数の基準ビット線から上記メモリセルトランジスタ及び上記複数の基準トランジスタへそれぞれ一定の電流を流したとき、上記ビット線の電位変動と上記複数の基準ビット線の電位変動とを対比して上記メモリセルトランジスタの記憶情報を判定する判定回路と、を備え、上記ビット線に上記メモリセルトランジスタが複数個並列に接続されてメモリセルトランジスタ列を成すと共に、上記複数の基準ビット線に上記基準トランジスタがそれぞれ複数個並列に接続されれて複数の基準トランジスタ列を成し、各列で同一行のメモリセルトランジスタ及び複数の基準トランジスタを同時に選択可能としたことを特徴とする不揮発性半導体メモリ装置。
IPC (5件)：
G11C 16/02
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
G11C 17/00 641
, H01L 27/10 434
, H01L 29/78 371
