特許
J-GLOBAL ID：200903044184910040
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-195438
公開番号（公開出願番号）：特開平10-022478
出願日： 1996年07月05日
公開日（公表日）： 1998年01月23日
要約：
【要約】 (修正有)【課題】 埋込み導電層間のスリット幅は通常法による最小寸法より小さくでき、半導体装置の微細化が可能な高集積、高信頼性の半導体装置の製造方法を提供する。【解決手段】 不純物拡散層106,108、ゲート絶縁膜103と、上面及び側面を絶縁膜105,107で覆われたゲート電極104とが形成された半導体基板101上に多結晶シリコン膜109を成膜し、公知のホトリソグラフィ法で該Si膜をエッチング除去して埋込み導電層109を形成する。次に第2の多結晶シリコン膜111を堆積し、前記埋込み導電層109の側面を覆って残すように第2多結晶シリコン膜をエッチングし埋込み導電層112を形成する。以後熱処理して層間絶縁膜113を形成し、接続孔114を開孔し、ストレージノード電極115、誘電体膜116、セルプレート電極117を形成し、平坦化絶縁膜118、ビット接続孔119及び金属配線120を形成してDRAMを完成する。
請求項（抜粋）：
半導体基板上に形成された拡散層と、ゲート絶縁膜と、前記ゲート絶縁膜上に形成されていて、その上面及び側面を第1の絶縁膜で被覆されたゲート配線とを備える半導体装置の製造方法において、前記半導体基板上に第1の多結晶シリコン膜を堆積する第1の工程と、前記拡散層が形成されている前記半導体基板上および前記ゲート配線の側面を前記第1の多結晶シリコン膜が覆うように存在させて前記第1の多結晶シリコン膜を部分的に除去する第2の工程と、前記第2の工程後、前記半導体基板上に第2の多結晶シリコン膜を堆積する第3の工程と、前記第3の工程後、前記ゲート配線の上面に形成されている前記第1の絶縁膜上において、前記第1の多結晶シリコン膜側面を被覆する前記第2の多結晶シリコン膜を残して前記第2の多結晶シリコン膜を部分的に除去する第4の工程とを備えることを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 21/28 301
, H01L 21/768
H01L 27/10 621 Z
, H01L 21/28 301 A
, H01L 21/90 D
, H01L 27/10 671 Z
