特許
J-GLOBAL ID：200903044192882861
フラッシュEEPROM
発明者：
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-342299
公開番号（公開出願番号）：特開平5-159586
出願日： 1991年11月29日
公開日（公表日）： 1993年06月25日
要約：
【要約】【目的】 書換え時間を大幅に短縮できるフラッシュEEPROMを得る。【構成】 各ビット線BLに対してページプログラミング用のラッチ回路22を設けるとともに、同一行に配置されるメモリセルのソースを接続するそれぞれのソース線21に対してXデコーダ24の出力を受けるXゲート23を設け、アドレス信号で選択されたワード線WL上のメモリセルのソースが選択的にソース線スイッチ3に接続し、該ソース線スイッチ3から接続されたソースに対して正の高電圧が印加されてメモリセルの情報を消去され、上記ラッチ回路22にラッチされた書き込み情報に従ってページプログラミングを行う。
請求項（抜粋）：
行及び列方向にマトリックス状に配置された複数のメモリセルと、それぞれが上記複数のメモリセルの対応した列に配置されたメモリセルのドレインに接続される複数のビット線と、それぞれが上記複数のメモリセルの対応した行に配置されたメモリセルのコントロールゲートに接続される複数のワード線と、それぞれが上記複数のメモリセルの対応した行に配置されたメモリセルのソースに接続される複数のソース線と、上記ソース線を接地させるか、或いは上記ソース線に対して高電圧を印加するためのソース線スイッチと、外部から入力されたアドレス信号をデコードし、上記ビット線の選択を行うためのYデコーダと、それぞれが上記複数のビット線の対応したビット線に対して設けられ、上記Yデコーダの出力がそのゲートに入力される複数のYゲートトランジスタと、外部から入力されたアドレス信号をデコードし、上記ワード線の選択を行うたためのXデコーダと、それぞれが上記複数のビット線の対応したビット線に対して設けられ、I/O線からの入力データを取り込んでラッチし、書き込み制御信号に基づいてそれぞれのビット線に対してプログラム電圧を供給する複数のラッチ回路とを有し、ページプログラミングによって書き込みを行うフラッシュEEPROMであって、それぞれが上記複数のソース線の対応したソース線に対して設けられ、上記Xデコーダの出力を受けて上記ソース線を上記ソース線スイッチに選択的に接続するXゲートを備え、上記Xデコーダによって選択されたワード線上のメモリセルのソース線に上記ソース線スイッチから高電圧が印加され、該ワード線上のメモリセルの情報が消去されることを特徴とするフラッシュEEPROM。
IPC (4件)：
G11C 16/06
, H01L 27/115
, H01L 29/788
, H01L 29/792
G11C 17/00 309 A
, H01L 27/10 434
, H01L 29/78 371
