特許

J-GLOBAL ID：200903044243636917

パワーMOSデバイス及びその製造方法

発明者： アナップ・バーラ
出願人/特許権者： インターシル コーポレーション
代理人 (1件)： 柏原 三枝子
公報種別：公開公報
出願番号（国際出願番号）：特願2000-329250
公開番号（公開出願番号）：特開2001-156294
出願日： 2000年10月27日
公開日（公表日）： 2001年06月08日
要約：

【要約】【課題】 電極間キャパシタンスを減少させるパワーMOSデバイスを提供する。【解決手段】 パワーMOSデバイスは、(1)少なくとも2マイクロメートル以上の厚さのゲート酸化物を用い;(2)段状のゲート酸化物を用い;(3)ドレインに重なるエリアからポリシリコンをエッチングして、ドレイン上のエリアにはポリシリコン領域を残さずに、実質的にチャネル上に二つの小さなポリシリコン領域を残し;(4)チャネル領域上の小セクションをエッチングして、三つのポリシリコンでできたエリアを残し、その内の二つがチャネル上でゲートを形成し、三つ目がドレインに重なるエリアにあることによって、ゲート-ドレインキャパシタンスCGDを減少させる。

請求項（抜粋）：

少なくとも一以上のソース領域と少なくとも一以上のドレイン領域とを有するMOS半導体基体層と、当該半導体基体層を覆うゲート絶縁物と、を備えるパワーMOSデバイスにおいて、前記ゲート絶縁物上に設けた導電ゲートと、当該ゲートの下かつ前記ソース領域と前記ドレイン領域の間にあり、前記ゲートに電圧を印加した時に前記ソース領域と前記ドレイン領域の間に電流を流すチャネルと、前記ゲート領域と前記ドレイン領域の間のキャパシタンスを減少させる手段と、を備えることを特徴とするパワーMOSデバイス。

IPC (3件)：

H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/78 655

FI (3件)：

H01L 29/78 652 K ,  H01L 29/78 652 N ,  H01L 29/78 655 Z