特許

J-GLOBAL ID：200903044249955003

半導体装置

発明者： 河野 孝弘 ,  緒方 健一 ,  米田 辰雄
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2002-295629
公開番号（公開出願番号）：特開2004-111885
出願日： 2002年10月09日
公開日（公表日）： 2004年04月08日
要約：

【課題】接続プレートを主電極に直接接続する際に、ショート不良を起こしにくい半導体装置を提供する。【解決手段】第1導電型の第1の半導体領域101、第2導電型のベース領域102、及び第1導電型の複数の第2の半導体領域108を含む半導体層と、前記半導体層上に第1の絶縁膜103を介して形成されたゲート配線104,110と、前記複数の第2の半導体領域108と電気的に接続されるとともに前記ゲート配線104,110と絶縁され、前記ゲート配線104,110がその間に配置されるように形成され、その上面が前記ゲート配線層104,110の最上層の上面よりも高く形成された複数の主電極部112,114と、前記主電極部112,114の最上層上に直接接続された接続プレート115とを具備した半導体装置である。【選択図】 図1

請求項（抜粋）：

第1導電型の第1の半導体領域、第2導電型のベース領域、及び第1導電型の複数の第2の半導体領域を含む半導体層と、 前記半導体層上に第1の絶縁膜を介して形成されたゲート配線と、 前記複数の第2の半導体領域と電気的に接続されるとともに前記ゲート配線と絶縁され、前記ゲート配線がその間に配置されるように形成され、その上面が前記ゲート配線層の最上層の上面よりも高く形成された複数の主電極部と、 前記主電極部の最上層上に直接接続された接続プレートと、 を具備した半導体装置。

IPC (1件)：

H01L29/78

FI (4件)：

H01L29/78 652Q ,  H01L29/78 652M ,  H01L29/78 653A ,  H01L29/78 655A