特許

J-GLOBAL ID：200903044251809782

配線パターンの製造方法、半導体メモリデバイスの製造方法、及び半導体メモリデバイス

発明者： 木村 広嗣
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 青山 葆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-296662
公開番号（公開出願番号）：特開2003-100754
出願日： 2001年09月27日
公開日（公表日）： 2003年04月04日
要約：

【要約】【課題】 露光装置の解像度を超える微細パターンを、露光装置の露光限界を上げることなくプロセス技術を組み合わせて実現する超解像技術を用いて、略同一の配線幅を有する配線パターンを提供する。【解決手段】 略同一の幅の配線層を略等間隔で並置した配線パターンの製造方法において、配線材料層上に化学増幅系レジスト層を形成する工程と、化学増幅系レジスト層をパターニングして、略等間隔に並置され略同一の幅を有する複数のレジストマスクを形成するマスク形成工程とを含み、更に、マスク形成工程が、複数のレジストマスクの外方に、レジストマスクの間隔と略同一の間隔を隔ててレジストマスクに並置される犠牲レジストマスクを形成する工程を含む。

請求項（抜粋）：

略同一の幅の配線層を略等間隔で並置した配線パターンの製造方法であって、基板を準備する工程と、該基板上に配線材料層を形成する工程と、該配線材料層上に化学増幅系レジスト層を形成する工程と、該化学増幅系レジスト層をパターニングして、略等間隔に並置され略同一の幅を有する複数のレジストマスクを形成するマスク形成工程と、該レジストマスク上に樹脂層を塗布する工程と、該レジストマスクと該樹脂層とを反応させて、該レジストマスクの表面に不溶層を形成した後に、該樹脂層を除去する工程と、該不溶層をエッチングマスクに用いて該配線材料層をエッチングし、配線層を形成する工程と、該不溶層と該レジストマスクとを除去する工程とを含み、更に、該マスク形成工程が、該複数のレジストマスクの外方に、該レジストマスクの間隔と略同一の間隔を隔てて該レジストマスクに並置される犠牲レジストマスクを形成する工程を含むことを特徴とする配線パターンの製造方法。

IPC (3件)：

H01L 21/3205 ,  H01L 21/8242 ,  H01L 27/108

FI (3件)：

H01L 21/88 B ,  H01L 27/10 681 A ,  H01L 27/10 681 B

Fターム (13件)：

5F033HH04 ,  5F033HH08 ,  5F033MM07 ,  5F033PP19 ,  5F033QQ01 ,  5F033QQ74 ,  5F033RR04 ,  5F033RR06 ,  5F033RR21 ,  5F033SS22 ,  5F083LA12 ,  5F083LA16 ,  5F083ZA28