特許

J-GLOBAL ID：200903044275401539

不揮発性半導体記憶装置およびその動作制御方法

発明者： 味香 夏夫 ,  九ノ里 勇一 ,  榊原 清彦
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-173400
公開番号（公開出願番号）：特開平7-030076
出願日： 1993年07月13日
公開日（公表日）： 1995年01月31日
要約：

【要約】【目的】 高性能かつ高信頼性のフラッシュメモリを提供する。【構成】 この発明に基づくフラッシュメモリは、メモリトランジスタのコントロールゲート13に接続されたワード線ドライブ手段20と、p型不純物領域1に接続された基板ドライブ手段22と、メモリトランジスタのソース領域3に接続されたソース線ドライブ手段21と、パルス制御手段23とを備える。パルス制御手段23は、遅延手段24およびパルス幅変換手段25を備える。この遅延手段24によって、ソース線ドライブ手段21によるソース領域3への電圧の印加時期を、ワード線ドライブ手段20および基板ドライブ手段22によるコントロールゲート13およびp型不純物領域1への電圧の印加時期に対して遅らせる。パルス幅変換手段25によって、ソース領域3に印加される電圧パルスのパルス幅が変換される。

請求項（抜粋）：

半導体基板上に形成され、複数行および複数列に配置されたメモリセルと、前記複数行に対応して設けられた複数のワード線と、前記複数のメモリセルに共通に設けられたソース線とを備え、前記メモリセルの各々は、対応する前記ワード線に接続されたコントロールゲートと、前記ソース線に接続された不純物領域と、フローティングゲートとを含み、第1の動作モード時に、選択された前記ワード線に第1のレベルの電圧を印加するワード線ドライブ手段と、前記第1の動作モード時に、選択された前記メモリセルに対応する前記半導体基板の所定領域へ第2のレベルの電圧を印加する基板ドライブ手段と、前記第1の動作モード時に、選択されたソース線に第3のレベルの電圧を印加するソース線ドライブ手段と、前記第1の動作モード時に、前記ワード線への前記第1のレベルの電圧の印加時期および前記半導体基板の所定領域への前記第2のレベルの電圧の印加時期に対して、前記ソース線への前記第3のレベルの電圧の印加時期を遅らせる遅延手段と、をさらに備える、不揮発性半導体記憶装置。

IPC (7件)：

H01L 27/105 ,  G11C 16/02 ,  G11C 16/04 ,  G11C 16/06 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 441 ,  G11C 17/00 307 D ,  G11C 17/00 530 B ,  H01L 29/78 371