特許

J-GLOBAL ID：200903044293879713

パターンメモリ装置

発明者： 加藤 昭彦 ,  川合 晃泰
出願人/特許権者： 安藤電気株式会社
代理人 (1件)： 小俣 欽司
公報種別：公開公報
出願番号（国際出願番号）：特願平3-259826
公開番号（公開出願番号）：特開平5-072300
出願日： 1991年09月11日
公開日（公表日）： 1993年03月23日
要約：

【要約】【目的】 LSI検査装置に使用されるパターンメモリ装置に対し、データのアロケーションとメモリICの自己診断機能をもたせる。【構成】 カウンタ5A〜5Dと、カウンタ5A・5Bの出力を入力とするセレクタ6Aと、セレクタ6Aの出力をラッチするラッチ回路7Aと、カウンタ5Dの出力と入力端子3Bを入力とするセレクタ6Bと、メモリ9の出力端子9Bからの信号とセレクタ6Bの出力を入力とするセレクタ6Cと、セレクタ6Cの出力をラッチするラッチ回路7Bと、ラッチ回路7Bの出力とセレクタ6Bの出力を入力とする一致検出回路8と、一致検出回路8のデータをラッチするラッチ回路7Cとを備える。

請求項（抜粋）：

メモリ検査時のチェックアドレスとアロケーション時の取り込みデータアドレスを発生する第1のプリセッタブルカウンタ(5A)と、アロケーション時の転送先アドレスを発生する第2のプリセッタブルカウンタ(5B)と、チェックするアドレス数とアロケーションを実行するデータ数を計数する第3のプリセッタブルカウンタ(5C)と、チェックデータを発生する第4のプリセッタブルカウンタ(5D)と、第1のプリセッタブルカウンタ(5A)の出力と第2のプリセッタブルカウンタ(5B)の出力を入力とする第1のデータセレクタ(6A)と、入力端子(3D)からの信号と第4のプリセッタブルカウンタ(5D)の出力を入力とする第2のデータセレクタ(6B)と、メモリ(9) のデータ出力(9B)と第2のデータセレクタ(6B)の出力を入力とする第3のデータセレクタ(6C)と、第1のデータセレクタ(6A)の出力を入力とする第1のラッチ回路(7A)と、第3のデータセレクタ(6C)の出力を入力とする第2のラッチ回路(7B)と、第2のデータセレクタ(6B)の出力と第2のラッチ回路(7B)の出力を入力とする一致検出回路(8) と、一致検出回路(8) の出力を入力とする第3のラッチ回路(7C)とを備えることを特徴とするパターンメモリ装置。

IPC (2件)：

G01R 31/318 ,  G01R 31/28

FI (2件)：

G01R 31/28 B ,  G01R 31/28 M