特許

J-GLOBAL ID：200903044325557721

マルチチップ半導体装置およびその製造方法

発明者： 木村 学 ,  佐々木 圭一 ,  松尾 美恵 ,  久恒 善美
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-151799
公開番号（公開出願番号）：特開平11-345933
出願日： 1998年06月01日
公開日（公表日）： 1999年12月14日
要約：

【要約】【課題】バンプ電極とチップスループラグの導電性ペーストとの接続を半田によって行っても、半田の構成材料の拡散による不良発生を防止できるマルチチップモジュールを実現すること。【解決手段】半導体チップ21を複数積層してなり、少なくとも1つの半導体チップ21が、そのSi基板21を貫通する貫通孔内にチップスループラグ24が形成され、このチップスループラグ24がSn-Zn半田31を介してAuバンプ電極32と電気的に接続され、Auバンプ電極32が他のチップに電気的に接続されてなるマルチチップモジュールにおいて、チップスループラグ24を、プラグ本体としての導電性ペースト25と、この導電性ペースト25の側面および底面を覆うバリアメタル膜29と、このバリアメタル29と貫通孔内壁との間に設けられたシリコン窒化膜30とで構成する。

請求項（抜粋）：

素子が集積形成された半導体基板を有するチップを複数積層してなり、少なくとも1つのチップは、その半導体基板を貫通する貫通孔内に接続プラグが形成され、この接続プラグは半田を介してバンプ電極と電気的に接続され、このバンプ電極が他のチップに電気的に接続されてなるマルチチップ半導体装置において、前記接続プラグは、プラグ本体としての導電性ペーストと、この導電性ペーストと前記貫通孔内壁との間に設けられた絶縁性バリア膜と、前記導線性ペーストと前記半田との間に設けられた導電性バリア膜とから構成されていることを特徴とするマルチチップ半導体装置。

IPC (4件)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 27/00 301

FI (2件)：

H01L 25/08 B ,  H01L 27/00 301 B

引用特許：

出願人引用 (2件)

• 特開昭60-140850
  
• 特開昭60-160645