特許

J-GLOBAL ID：200903044342900715

半導体装置及びその製造方法

発明者： 小山 一英
出願人/特許権者： ソニー株式会社
代理人 (1件)： 土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-291738
公開番号（公開出願番号）：特開平11-121615
出願日： 1997年10月08日
公開日（公表日）： 1999年04月30日
要約：

【要約】【課題】 ボーダレス構造の配線レイアウトでもプラグの抵抗を低く且つエレクトロマイグレーション耐性を高くし、また、配線の低抵抗化を可能にする。【解決手段】 Al膜21でプラグを形成し、TiN/Ti膜22をエッチングストッパにしてCu膜23を配線のパターンにエッチングし、Al膜21をエッチングストッパにしてTiN/Ti膜22を配線のパターンにエッチングする。このため、配線のパターニングに際して配線のパターンがビアホール17から位置ずれしてプラグであるAl膜21が露出しても、プラグがエッチングされてその断面積が減少することを抑制することができる。

請求項（抜粋）：

絶縁膜に設けられている接続孔をAl含有膜で埋める工程と、前記Al含有膜とはエッチング特性が異なる第1の導電膜とこの第1の導電膜とはエッチング特性が異なる第2の導電膜とを前記絶縁膜上及び前記Al含有膜上に順次に形成する工程と、前記第1の導電膜をエッチングストッパにして前記第2の導電膜を配線のパターンにエッチングする工程と、前記Al含有膜をエッチングストッパにして前記第1の導電膜を前記配線のパターンにエッチングする工程とを具備することを特徴とする半導体装置の製造方法。