特許

J-GLOBAL ID：200903044372964416

電界効果トランジスタ

発明者： 檀上 信二
出願人/特許権者： カシオ計算機株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平5-187522
公開番号（公開出願番号）：特開平7-086896
出願日： 1993年06月30日
公開日（公表日）： 1995年03月31日
要約：

【要約】【目的】貫通電流を防止して、消費電力を低減できる電界効果トランジスタを提供することを目的とする。【構成】内部論理回路16から前段インバータ17を介して入力された入力信号VINにより、PMOS11及びNMOS13のがオン/オフし、この入力信号VINは偶数段の遅延用インバータ群15により遅延されて同符号の遅延入力信号VDIN としてPMOS12及びNMOS14のゲートに入力される。したがって、PMOS11及びNMOS13がオン/オフするのよりも遅延用インバータ群15で遅延された分だけ遅延して、PMOS12及びNMOS14がオン/オフし、全てのPMOS11、PMOS12及びNMOS13、NMOS14が同時にオンして、貫通電流が流れることを防止する。

請求項（抜粋）：

PチャネルトランジスタとNチャネルトランジスタとが、そのドレイン同志が共通接続され、そのゲートに入力される入力信号によりオン/オフして、該オン/オフに対応した出力信号を出力する電界効果トランジスタにおいて、前記Pチャネルトランジスタに直列にスイッチ素子を接続するとともに、前記Nチャネルトランジスタに直列にスイッチ素子を接続し、これら各スイッチ素子に遅延素子を介して前記入力信号を所定時間遅延させて入力させることを特徴とする電界効果トランジスタ。

IPC (7件)：

H03K 17/16 ,  H01L 21/8238 ,  H01L 27/06 ,  H01L 27/092 ,  H03K 17/687 ,  H03K 19/0175 ,  H03K 19/0948

FI (5件)：

H01L 27/06 311 Z ,  H01L 27/08 321 L ,  H03K 17/687 F ,  H03K 19/00 101 F ,  H03K 19/094 B