特許

J-GLOBAL ID：200903044403168834

MOSトランジスタの製造方法

発明者： 塚本 雅則
出願人/特許権者： ソニー株式会社
代理人 (1件)： 小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-162157
公開番号（公開出願番号）：特開平9-017998
出願日： 1995年06月28日
公開日（公表日）： 1997年01月17日
要約：

【要約】【目的】 PMOSのp+ 型ゲート電極からのB(ホウ素)の拡散およびゲート酸化膜突き抜けを防止する。【構成】 ゲート酸化膜4上に成膜したアモルファス・シリコン膜5a1 にN+をイオン注入してアモルファス化の度合いを進行させた後、低温・長時間アニールにより大粒径のポリシリコン膜5p1 に変化させる。この膜上にWSix膜6を積層し、パターニングを経てゲート電極7g1 を形成した後、BF2+のイオン注入を行い、ソース/ドレイン領域を形成すると共にゲート電極7g1 をp+ 型化する。【効果】 Nによる粒界強化と大粒径化による粒界の減少とが図られ、Fを含むp+ 型ゲート電極であってもBの増速拡散が抑制される。このため、PMOSの閾値電圧Vthの上昇やサブスレッショルド・スイングの増大が防止され、動作速度と信頼性が向上する。

請求項（抜粋）：

少なくとも一部がp型半導体膜より構成されるゲート電極を有するMOSトランジスタの製造方法において、ゲート絶縁膜上にアモルファス・シリコン膜を成膜する第1工程と、前記アモルファス・シリコン膜に粒界強化用元素のイオン注入を行う第2工程と、前記アモルファス・シリコン膜をアニールしてポリシリコン膜に変化させる第3工程と、少なくとも前記ポリシリコン膜をパターニングしてゲート電極を形成する第4工程と、前記ゲート電極をマスクとしてp型不純物のイオン注入を行うことによりソース/ドレイン領域を形成すると共に該ゲート電極の導電型をp型とする第5工程とを有するMOSトランジスタの製造方法。

IPC (6件)：

H01L 29/78 ,  H01L 21/265 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/43 ,  H01L 21/336

FI (6件)：

H01L 29/78 301 G ,  H01L 21/265 P ,  H01L 21/265 Q ,  H01L 27/08 321 D ,  H01L 29/62 G ,  H01L 29/78 301 P