特許

J-GLOBAL ID：200903044428386445

プログラマブルロジックデバイスにおける書き込みレベリングインプリメンテーション

発明者： チョン ヤン ,  ボニー ワン ,  チャクン ソン ,  ジョセフ ファン ,  マイケル チュー
出願人/特許権者： アルテラ コーポレイション
代理人 (3件)： 山本 秀策 ,  安村 高明 ,  森下 夏樹
公報種別：公開公報
出願番号（国際出願番号）：特願2007-218464
公開番号（公開出願番号）：特開2008-054324
出願日： 2007年08月24日
公開日（公表日）： 2008年03月06日
要約：

【課題】高速マルチデータレートメモリインターフェース回路を提供すること。【解決手段】メモリインターフェースであって、第1の信号を出力するための第1のピンと、第1のクロック信号を受信し、該第1のクロック信号の複数の位相シフトされたバージョンを出力するための第1の遅延回路と、該第1のピンに接続され、該第1のクロック信号の該複数の位相シフトされたバージョンを受信するように接続された第1の出力回路であって、該第1の出力回路は、該第1のクロック信号の該複数の位相シフトされたバージョンのうちの第1のものを選択するための第1のマルチプレクサを含み、該第1の出力回路は、該第1の信号と該第1のクロック信号の第1の複数の位相シフトされたバージョンのうちの該選択された第1のものとを同期化させる、第1の出力回路と、を備える、メモリインターフェース。【選択図】図1

請求項（抜粋）：

メモリインターフェースであって、 第1の信号を出力するための第1のピンと、 第1のクロック信号を受信し、該第1のクロック信号の複数の位相シフトされたバージョンを出力するための第1の遅延回路と、 該第1のピンに接続され、該第1のクロック信号の該複数の位相シフトされたバージョンを受信するように接続された第1の出力回路であって、該第1の出力回路は、該第1のクロック信号の該複数の位相シフトされたバージョンのうちの第1のものを選択するための第1のマルチプレクサを含み、該第1の出力回路は、該第1の信号と、該第1のクロック信号の第1の複数の位相シフトされたバージョンのうちの該選択された第1のものとを同期化させる、第1の出力回路と を備える、メモリインターフェース。

IPC (4件)：

H03K 19/177 ,  G11C 11/401 ,  G11C 11/407 ,  G06F 12/00

FI (5件)：

H03K19/177 ,  G11C11/34 362Z ,  G11C11/34 362T ,  G06F12/00 597D ,  G06F12/00 564D

Fターム (20件)：

5B060CC03 ,  5J042BA08 ,  5J042BA09 ,  5J042CA00 ,  5J042CA12 ,  5J042CA15 ,  5J042CA20 ,  5J042DA04 ,  5M024AA27 ,  5M024BB27 ,  5M024BB33 ,  5M024BB34 ,  5M024DD83 ,  5M024JJ03 ,  5M024JJ04 ,  5M024JJ34 ,  5M024KK35 ,  5M024PP01 ,  5M024PP02 ,  5M024PP07

引用特許：

審査官引用 (5件)

• 同期回路
  公報種別：公開公報   出願番号：特願平4-117108   出願人：松下電器産業株式会社
• メモリ制御装置
  公報種別：公開公報   出願番号：特願2001-290163   出願人：株式会社リコー
• 信号伝送システム
  公報種別：公開公報   出願番号：特願平10-079401   出願人：富士通株式会社
• クロック遅延回路、およびデータ出力回路
  公報種別：公開公報   出願番号：特願2003-283289   出願人：松下電器産業株式会社
• 遅延制御装置
  公報種別：公開公報   出願番号：特願2003-327827   出願人：株式会社リコー