特許
J-GLOBAL ID：200903044454961822

メモリICテストシステム

発明者：
石川 貴之

石川 貴之 について


出願人/特許権者：
安藤電気株式会社

安藤電気株式会社 について


代理人 (1件)： 志賀 正武 (外9名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-309197
公開番号（公開出願番号）：特開2000-137996
出願日： 1998年10月29日
公開日（公表日）： 2000年05月16日
要約：
【要約】【課題】 メモリデバイスのテスト時間を短縮する。【解決手段】 被測定メモリデバイス5へ印加するパターンを発生するパターン発生器1と、任意の被測定メモリデバイス5をイネーブル選択するためのスキャン信号を発生するスキャン選択回路3と、被測定メモリデバイス5の出力から、このデバイスの良否を判定し、判定結果を格納する判定レジスタ回路4とを有するメモリICテストシステムにおいて、前記スキャン選択回路3は、前記被測定メモリデバイス5への書き込み時には、全メモリデバイス5をイネーブル選択し、前記被測定メモリデバイス5からの読み出し時には、分割されたメモリデバイス群を順次イネーブル選択するように構成した。
請求項（抜粋）：
被測定メモリデバイスへ印加するパターンを発生するパターン発生器と、任意の被測定メモリデバイスをイネーブル選択するためのスキャン信号を発生するスキャン選択回路と、被測定メモリデバイスの出力から、このデバイスの良否を判定し、判定結果を格納する判定レジスタ回路とを有するメモリICテストシステムにおいて、前記スキャン選択回路は、前記被測定メモリデバイスへの書き込み時には、全メモリデバイスをイネーブル選択し、前記被測定メモリデバイスからの読み出し時には、分割されたメモリデバイス群を順次イネーブル選択することを特徴とするメモリICテストシステム。
IPC (3件)：
G11C 29/00 651 ,  G01R 31/26 ,  G01R 31/28
FI (4件)：
G11C 29/00 651 P ,  G01R 31/26 H ,  G01R 31/28 B ,  G01R 31/28 H
Fターム (23件)：
2G003AA08 ,  2G003AC01 ,  2G003AF06 ,  2G003AH02 ,  2G003AH04 ,  2G032AA07 ,  2G032AB02 ,  2G032AC03 ,  2G032AC10 ,  2G032AE07 ,  2G032AE08 ,  2G032AE10 ,  2G032AE12 ,  2G032AG01 ,  2G032AG07 ,  2G032AH01 ,  2G032AH04 ,  2G032AK16 ,  5L106DD22 ,  5L106DD23 ,  5L106DD24 ,  5L106DD25 ,  5L106GG03
引用特許：
審査官引用 (7件)
  • 特開平3-272482
  • 特開昭62-109300
  • 特開平3-041377
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