特許
J-GLOBAL ID：200903044497335283
単一電子素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平10-079856
公開番号（公開出願番号）：特開平11-274470
出願日： 1998年03月26日
公開日（公表日）： 1999年10月08日
要約：
【要約】【課題】 高集積に形成された単一電子素子を簡易な方法で製造する、単一電子素子の製造方法を提供する。【解決手段】 絶縁性の基盤上に第1の導電性膜上にパターンニングされたレジスト膜を形成する第1マスク形成工程と、第1の導電性膜をドライエッチングする第1エッチング工程と、第1の導電性膜を酸化して第1の導電性膜の側壁面に所定厚さの第1の酸化膜を形成する第1酸化膜形成工程と、第2の導電性膜を成膜する第2導電性膜成膜工程と、第2の導電性膜の露出面に第2の酸化膜を形成する第2酸化膜形成工程と、第1のレジスト膜に交差する帯状のマスクを形成する第2マスク形成工程と、第1、第2の導電性膜、及び、第1、第2の酸化膜をエッチングし、第1の導電性膜からなる島、及び、第1の酸化膜を介して島から互いに対向する向きに延びる2本のリードを形成して、単一電子素子の広がりを限定する第2エッチング工程とを備えている。
請求項（抜粋）：
絶縁性の基盤上に、酸化性の第1の導電性膜を成膜する第1導電性膜成膜工程と、第1の導電性膜上に第1のレジスト膜を成膜し、パターンニングして帯状のマスクを形成する第1マスク形成工程と、第1のレジスト膜をマスクとして使用して、第1の導電性膜をドライエッチングする第1エッチング工程と、続いて、周囲のガス雰囲気の状態量を制御しつつ第1の導電性膜を酸化することにより、第1の導電性膜の側壁面に所定厚さの第1の酸化膜を形成する第1酸化膜形成工程と、第1酸化膜形成工程後、酸化性の第2の導電性膜を成膜する第2導電性膜成膜工程と、第2の導電性膜を酸化することにより、第2の導電性膜の露出面に第2の酸化膜を形成する第2酸化膜形成工程と、第2酸化膜形成工程後、第2のレジスト膜を成膜し、パターンニングして、第1のレジスト膜に交差する帯状のマスクを形成する第2マスク形成工程と、第2のレジスト膜をマスクとして使用して、第1、第2の導電性膜、及び、第1、第2の酸化膜をエッチングし、第1の導電性膜からなる島と、第1の酸化膜を介して島から互いに対向する向きに延びる2本のリードとを形成して、単一電子素子の広がりを限定する第2エッチング工程とを備えていることを特徴とする単一電子素子の製造方法。
IPC (3件)：
H01L 29/66
, H01L 21/3065
, H01L 29/06
H01L 29/66
, H01L 29/06
, H01L 21/302 J
