特許
J-GLOBAL ID：200903044516826510
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
宮園 博一
公報種別：公開公報
出願番号（国際出願番号）：特願2001-282802
公開番号（公開出願番号）：特開2003-092389
出願日： 2001年09月18日
公開日（公表日）： 2003年03月28日
要約：
【要約】【課題】キャパシタが微細化された場合にもキャパシタに書き込んだ情報を確実に読み出すことが可能な半導体装置を提供する。【解決手段】この半導体装置は、p型シリコン基板1上に形成され、コンタクトホール8aを有する層間絶縁膜8と、コンタクトホール8a内でp型シリコン基板1の拡散層7に電気的に接続するとともに、コンタクトホール8a内を埋め込むように形成され、層間絶縁膜8の上面よりも上側に突出するように形成されたタングステンプラグ10と、タングステンプラグ10の上面および側面を覆うように形成されたIrSiN膜11aおよび12aからなる下部電極13aと、IrSiN膜11aおよび12aを覆うように形成された強誘電体膜としてのSBT膜14と、SBT膜14を覆うように形成された上部電極を構成するPt膜15とを備えている。
請求項（抜粋）：
半導体領域上に形成され、第1開口部を有する第1層間絶縁膜と、前記第1開口部内で前記半導体領域に電気的に接続するとともに、前記第1開口部内を埋め込むように形成され、前記第1層間絶縁膜の上面よりも上側に突出するように形成されたプラグ電極と、前記プラグ電極の上面および側面を覆うように形成された下部電極と、前記下部電極の上面および側面を覆うように形成された酸化物系誘電体膜を含む絶縁膜と、前記絶縁膜を覆うように形成された上部電極とを備えた、半導体装置。
Fターム (20件)：
5F083AD22
, 5F083AD56
, 5F083FR02
, 5F083GA09
, 5F083JA15
, 5F083JA17
, 5F083JA35
, 5F083JA36
, 5F083JA37
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA53
, 5F083MA01
, 5F083MA05
, 5F083MA06
, 5F083MA17
, 5F083MA20
, 5F083PR03
, 5F083PR36
