特許

J-GLOBAL ID：200903044533677358

薄膜トランジスタの製造方法

発明者： 長廣 紀雄 ,  渡辺 和廣 ,  甫立 真理
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-196260
公開番号（公開出願番号）：特開平5-041391
出願日： 1991年08月06日
公開日（公表日）： 1993年02月19日
要約：

【要約】【目的】 薄膜トランジスタの製造方法に関し,画素電極に段差切れの生じない構造の薄膜トランジスタの製造方法の提供を目的とする。【構成】 基板1上に順に積層された半導体からなる第1の薄膜4,6と金属からなる第2の薄膜7a, 7bとをエッチングするに際し,第2の薄膜7a, 7bに接して上面が底面より広いマスク9を形成し, マスク9をマスクにして第2の薄膜7a,7bを等方的にエッチングし,第1の薄膜4,6を異方的にエッチングすることにより,第1の薄膜4,6端部と第2の薄膜7a, 7b端部に階段構造を形成する薄膜トランジスタの製造方法により構成する。また,マスクがイメージリバーサルレジスト膜9,またはレジストステンシルマスクである薄膜トランジスタの製造方法により構成する。

請求項（抜粋）：

基板(1) 上に順に積層された半導体からなる第1の薄膜(4,6)と金属からなる第2の薄膜(7) とをエッチングするに際し,該第2の薄膜(7) に接して上面が底面より広いマスク(9, 12)を形成し, 該マスク(9, 12) をマスクにして該第2の薄膜(7) を等方的にエッチングし,該第1の薄膜(4, 6)を異方的にエッチングすることにより,該第1の薄膜(4, 6)端部と該第2の薄膜(7) 端部に階段構造を形成することを特徴とする薄膜トランジスタの製造方法。

IPC (3件)：

H01L 21/336 ,  H01L 29/784 ,  H01L 21/302