特許

J-GLOBAL ID：200903044544935596

半導体集積回路設計装置およびその設計方法

発明者： 橋本 真一
出願人/特許権者： 松下電器産業株式会社
代理人 (3件)： 岩橋 文雄 ,  坂口 智康 ,  内藤 浩樹
公報種別：公開公報
出願番号（国際出願番号）：特願2002-159086
公開番号（公開出願番号）：特開2004-005126
出願日： 2002年05月31日
公開日（公表日）： 2004年01月08日
要約：

【課題】半導体集積回路の階層設計において、下位階層であるモジュール間のタイミングパスのエラーを抑制し、設計開発期間の短縮を目的とする。【解決手段】機能記述入力手段101と、半導体集積回路の動作仕様を表わす記述を入力する動作条件記述入力手段102と、論理的および物理的なセル情報の集合を入力するセルライブラリ入力手段103と、回路接続情報作成手段104と、回路接続情報に従って接続関係の強いセルを1つにまとめモジュールとし、前記半導体集積回路内に前記モジュールの配置と、前記モジュールの入力および出力ピンの物理的配置と、前記モジュール間の配線とを行うモジュール配置配線手段105と、モジュール内のセルを物理的に配置配線するセル配置配線手段106等を備える。【選択図】 図1

請求項（抜粋）：

半導体集積回路の機能を表わす記述を入力する機能記述入力手段と、半導体集積回路の動作仕様を表わす記述を入力する動作条件記述入力手段と、論理的および物理的なセル情報の集合を入力するセルライブラリ入力手段と、前記機能記述入力と前記セルライブラリ入力をもとに論理合成しセルの接続情報を作成する回路接続情報作成手段と、前記回路接続情報に従って接続関係の強いセルを1つにまとめモジュールとし、前記半導体集積回路内に前記モジュールの配置と、前記モジュールの入力および出力ピンの物理的配置と、前記モジュール間の配線とを行うモジュール配置配線手段と、前記セルライブラリ入力と前記回路接続情報に従って前記モジュール内のセルを物理的に配置配線するセル配置配線手段と、前記セルライブラリ入力と前記モジュール配置配線手段の出力情報および前記セル配置配線手段の出力情報をもとに、前記セルおよび配線の遅延時間を計算する遅延時間算出手段と、前記動作条件記述入力と前記モジュール配置配線手段、前記セル配置配線手段および前記遅延時間算出手段の出力情報をもとに前記モジュールをまたがるレジスタ間のパスの遅延時間を最適化するモジュール間タイミングパス最適化手段と、前記モジュール配置配線手段、前記セル配置配線手段および前記モジュール間タイミングパス最適化手段の出力情報をもとに、それぞれの前記モジュールの回路接続情報および物理的な情報を出力するモジュール情報出力手段と、前記モジュール情報出力手段の出力情報をもとに、それぞれの前記モジュール内のセルの配置配線およびモジュール間の配線を確定し物理設計を行うモジュール物理設計手段と、を備えることを特徴とする半導体集積回路設計装置。

IPC (2件)：

G06F17/50 ,  H01L21/82

FI (4件)：

G06F17/50 658A ,  G06F17/50 658U ,  H01L21/82 W ,  H01L21/82 C

Fターム (19件)：

5B046AA08 ,  5B046BA03 ,  5B046BA04 ,  5B046KA06 ,  5F064DD02 ,  5F064DD03 ,  5F064DD04 ,  5F064DD05 ,  5F064DD07 ,  5F064DD24 ,  5F064DD25 ,  5F064EE02 ,  5F064EE03 ,  5F064EE08 ,  5F064EE42 ,  5F064EE43 ,  5F064EE47 ,  5F064HH06 ,  5F064HH12