特許

J-GLOBAL ID：200903044558516146

プロセッサ出力比較方法およびコンピュータシステム

発明者： 守田 雄一朗 ,  金川 信康 ,  有田 裕 ,  山口 伸一朗 ,  宮崎 直人 ,  佐藤 美道 ,  宮崎 義弘
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高橋 明夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-158446
公開番号（公開出願番号）：特開平10-011309
出願日： 1996年06月19日
公開日（公表日）： 1998年01月16日
要約：

【要約】【課題】二重化したプロセッサの多重誤りおよび同一誤りを防ぎ、プロセッサの出力比較による誤り検出を確実に行う。【解決手段】マスタ・プロセッサ10と、マスタ・プロセッサ10よりも(0.5+n)クロックサイクル(nは0以上の整数)遅れて動作するチェッカ・プロセッサ20と、マスタ・プロセッサ10の出力を(0.5+n)クロック遅延させてチェッカ・プロセッサ20の出力と比較する比較装置30と、マスタ・プロセッサ10と比較装置30にクロックを供給し、さらにチェッカ・プロセッサ20と比較装置30に前記クロックより位相が180°ずれたクロックを供給するクロック装置100と、マスタ・プロセッサ10よりも(0.5+n)クロック遅れてチェッカ・プロセッサ20をリセットするリセット装置200とを有する。

請求項（抜粋）：

同一周波数のクロックで動作して同じ演算処理を行う2つのプロセッサの出力信号を比較して、一方のプロセッサの演算や出力の処理誤りを検出するプロセッサ出力比較方法において、一方のプロセッサに対し、他方のプロセッサの動作を[0.5+n]クロックサイクル(ここで、nは0以上の任意の整数)ないしその近傍範囲△tを含む一定時間Tdだけ遅延し、また、前記一方のプロセッサの出力信号を前記一定時間Tdだけ遅延して前記他方のプロセッサの出力信号と比較することを特徴とするプロセッサ出力比較方法。