データフェッチタイミング切り替え回路

発明者：
出願人/特許権者：
代理人 (1件)：花輪義男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-364877
公開番号（公開出願番号）：特開2000-187612
出願日： 1998年12月22日
公開日（公表日）： 2000年07月04日
要約：

【要約】【課題】従来の帰還クロックを用いてタイミングのずれを補正していた技術では設計回路により異なるずれを把握し、リードデータのタイミングを考慮した帰還クロックを生成する必要があり、回路上に任意のバッファ等の回路素子を挿入するといった固定値でタイミング補正を行っていた。【解決手段】本発明は、データ転送のためのシステムクロックのタイミングを切り替えるための調整値を設定するタイミング設定レジスタ12と、システムクロックを調整値に基づいてタイミングが切り替えられた補正システムクロックを生成するタイミング切り替え回路14とで構成され、調整値に基づきSDRAM13からの帰還クロックに同期した補正システムクロックを生成し、データ転送の際にデータ処理回路15を補正クロックで動作させるデータフェッチタイミング切り替え回路である。

請求項（抜粋）：

チップ上に形成されるデータ処理回路と、外部の記憶装置との間のデータ転送時のタイミング補正を行う回路において、前記チップ内に構築され、データ転送を行うための基準となるシステムクロックを任意のタイミングに切り替えさせるための調整値を設定するタイミング設定レジスタと、前記チップ内に構築され、前記外部の記憶装置に出力される前記システムクロックを分岐して入力し、前記タイミング設定レジスタに設定された前記調整値に基づいて、タイミングが切り替えられた補正システムクロックを生成するタイミング切り替え回路と、を具備し、前記調整値を調整して、前記外部の記憶装置内に入力されたシステムクロックに前記補正システムクロックが同期するように設定し、データ転送に際して前記データ処理回路を該補正システムクロックで動作させることを特徴とするデータフェッチタイミング切り替え回路。

IPC (3件)：

G06F 12/00 564 , G06F 1/12 , H03L 7/00

FI (3件)：

G06F 12/00 564 A , H03L 7/00 B , G06F 1/04 340 D

Fターム (10件)：

5B060CC03 , 5J106AA03 , 5J106BB03 , 5J106CC59 , 5J106DD24 , 5J106DD33 , 5J106DD38 , 5J106DD42 , 5J106JJ07 , 5J106KK39

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