特許

J-GLOBAL ID：200903044630845729

薄膜トランジスタ

発明者： 津幡 俊英 ,  平木 純一
出願人/特許権者： シャープ株式会社
代理人 (1件)： 原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願2000-395829
公開番号（公開出願番号）：特開2001-308339
出願日： 2000年12月26日
公開日（公表日）： 2001年11月02日
要約：

【要約】【課題】 工程数を低減してコストを減らし、さらにTFTのオフ電流値の増加を抑制することもできる薄膜トランジスタ及びその製造方法を提供する。【解決手段】 ソース電極15およびドレイン電極19形成用のTa膜と、不純物を含む非晶質シリコン半導体層18となる非晶質シリコン膜18’とを、選択比をもたせない条件で連続でエッチングすることにより、1回のエッチングで、ソース電極15およびドレイン電極19と非晶質シリコン半導体層18とが形成できるとともに、バックチャネル領域17aに、ソース電極15およびドレイン電極19を形成している金属膜の結晶粒径を反映した数百Åオーダーの表面凹凸が形成される。この凹凸によりオフ電流値の増加が抑制される。

請求項（抜粋）：

透明絶縁性基板上に配置されたゲート電極と、上記ゲート電極上に、ゲート絶縁膜を介して配置された第1の半導体層と、上記第1の半導体層上に、コンタクト層として機能する第2の半導体層を介して配置されたソース電極およびドレイン電極とを備えた薄膜トランジスタであって、上記ソース電極とドレイン電極との間のソース・ドレイン分離部分における上記第1の半導体層の表面は、凹凸を有する形状であることを特徴とする薄膜トランジスタ。

IPC (3件)：

H01L 29/786 ,  H01L 21/336 ,  G02F 1/1368

FI (4件)：

H01L 29/78 618 Z ,  G02F 1/136 500 ,  H01L 29/78 627 B ,  H01L 29/78 627 C

Fターム (42件)：

2H092HA04 ,  2H092JA24 ,  2H092JA34 ,  2H092KA05 ,  2H092KA18 ,  2H092KB04 ,  2H092MA17 ,  2H092NA01 ,  2H092NA22 ,  2H092NA27 ,  2H092NA29 ,  5F110AA06 ,  5F110AA16 ,  5F110BB01 ,  5F110CC07 ,  5F110DD02 ,  5F110EE01 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE15 ,  5F110FF03 ,  5F110FF30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG15 ,  5F110GG22 ,  5F110GG24 ,  5F110GG25 ,  5F110GG45 ,  5F110HK03 ,  5F110HK04 ,  5F110HK06 ,  5F110HK07 ,  5F110HK22 ,  5F110HK33 ,  5F110NN02 ,  5F110NN24 ,  5F110NN35 ,  5F110NN72 ,  5F110QQ04 ,  5F110QQ09