特許

J-GLOBAL ID：200903044643349348

CMOS半導体装置

発明者： 中嶋 和広
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-317701
公開番号（公開出願番号）：特開平9-159727
出願日： 1995年12月06日
公開日（公表日）： 1997年06月20日
要約：

【要約】【課題】 Iddqテストを行なう際に、故障検出率の低下を防ぎ、高精度のテストを行なえるCMOS半導体装置を提供すること。【解決手段】 本発明のCMOS半導体装置は、テスト信号入力端子3に“H”を入力し、差動アンプ部5と電源12との間を遮断し、電源電流を“0”にし、テスト回路部6aを動作させ、Iddqテストを行なうと共に、テスト回路部6aにおいて、差動アンプ部出力11を疑似的に作り出し、通常動作と同じ論理値を出力することを可能としている。

請求項（抜粋）：

電源ラインと、データ入力端子と、該データ入力端子及び前記電源ラインに接続されたバッファ回路と、該バッファ回路及び前記電源ラインに接続されたCMOS回路と、該CMOS回路に接続されたデータ出力端子と、テスト回路と、テストを行なうことを意味するテスト信号を入力するためのテスト信号入力端子と、該テスト信号入力端子に接続されテスト信号入力時に該バッファ回路と前記電源ラインとの接続を遮断するスイッチ回路とを有し、非テスト時に、前記データ入力端子からの入力データによって前記データ出力端子から所定の論理値のデータを出力する一方、テスト時に、前記データ入力端子への入力を固定している間に前記テスト信号入力端子へ前記テスト信号を入力して、テストを行う様にしたCMOS半導体装置において、前記テスト回路は、前記データ入力端子と前記CMOS回路との間に、前記バッファ回路と並列に接続されており、前記テスト回路は、さらに、前記テスト信号入力端子及び前記電源ラインに接続され、且つ、前記テスト信号入力端子に前記テスト信号が入力された時に、前記データ入力端子と前記データ出力端子との間の論理を非テスト時と同じに保つ機能を有することを特徴とするCMOS半導体装置。

IPC (8件)：

G01R 31/28 ,  G01R 31/26 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092 ,  H03K 19/00 ,  H03K 19/0948

FI (6件)：

G01R 31/28 V ,  G01R 31/26 G ,  H03K 19/00 B ,  H01L 27/04 T ,  H01L 27/08 321 L ,  H03K 19/094 B