特許
J-GLOBAL ID：200903044647040171
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-208890
公開番号（公開出願番号）：特開平6-061497
出願日： 1992年08月05日
公開日（公表日）： 1994年03月04日
要約：
【要約】【目的】 サージ電圧を抑制することが可能な半導体装置及びその製造方法を得る。【構成】 ターンオフ時に、Pベース領域5とN- 層4との界面で形成されるPN接合から、N+ バッファ層2側に延びる空乏層が、確実にN+ バッファ層2に到達しないように、Pベース領域5下のN- 層4の厚み(d4-d5)及びその不純物濃度を設定する。【効果】 実動作時に生じるサージ電圧を抑制することができる。
請求項（抜粋）：
一方主面及び他方主面を有する第1の導電型の第1の半導体層と、前記第1の半導体層の一方主面上に形成された、前記第1の半導体層よりも不純物濃度が低い第1の導電型の第2の半導体層と、前記第2の半導体層の表面に形成された第2の導電型の第3の半導体層と、前記第3の半導体層上に形成された第1の主電極と、前記第1の半導体層の他方主面上に形成された第2の主電極とを備えた半導体装置において、D :前記第3の半導体層下の前記第2の半導体層の厚み;BV:実動作時における前記第1の主電極と前記第2の主電極との間に印加される逆バイアス電圧;KS :前記第2の半導体層における半導体物質の比誘電率;ε0 :真空の誘電率;q :電子の電荷量;N :前記第2の半導体層の不純物濃度;W :下記の数1:【数1】で定まる、前記第2の半導体層と前記第3の半導体層との界面で形成されるPN接合の、逆バイアス設定時における空乏層の伸び;としたとき、条件式: D>Wを満足するように、前記第3の半導体層の厚みと;前記第2の半導体層の厚み及びその不純物濃度とを設定したことを特徴とする半導体装置。
IPC (2件)：
FI (2件)：
H01L 29/78 321 J
, H01L 29/78 321 S
