特許
J-GLOBAL ID：200903044652197887
半導体集積回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
川久保 新一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-037564
公開番号（公開出願番号）：特開平9-214476
出願日： 1996年01月31日
公開日（公表日）： 1997年08月15日
要約：
【要約】【課題】 信号発生源から供給された信号を所定地点に供給し、その所定地点における遅延時間を遅延時間可変回路によって制御する場合、トランジスタ特性のバラツキによって生じる遅延時間可変回路のオフセット遅延時間の変動による影響が少ない半導体集積回路を提供することを目的とするものである。【解決手段】 信号発生源から送られた第1の信号を固定的に所定時間だけ遅延させた信号を基準信号とし、遅延時間可変回路を通過した第1の信号を第1の比較信号とし、遅延時間可変回路と第1の直列回路と第2の直列回路とを通過した第1の信号を第2の比較信号とし、基準信号と第1の比較信号、第2の比較信号とを位相比較した結果に応じた制御信号によって遅延時間可変回路を制御する。
請求項（抜粋）：
クロック信号発生源から供給された所定点における第1の信号を、固定的に所定時間だけ遅延させる遅延時間回路と;所定の制御信号によって上記第1の信号の遅延時間を変化可能であり、しかも最大遅延時間を、上記遅延時間回路による上記固定的な遅延時間よりも長く設定することができる遅延時間可変回路と;バッファと配線とが直列接続された第1の直列回路と;この第1の直列回路におけるバッファと同じ電気的特性を有するバッファと、上記第1の直列回路における配線とほぼ同じ電気的特性を有する配線とが直列接続された第2の直列回路と;上記遅延時間回路によって遅延された信号を基準信号とし、上記遅延時間可変回路を通過した上記第1の信号を第1の比較信号とし、上記基準信号と上記第1の比較信号の位相とを比較する第1の位相比較回路と;上記遅延時間可変回路と上記第1の直列回路と上記第2の直列回路とを通過した上記第1の信号を第2の比較信号とし、上記基準信号の位相と上記第2の比較信号の位相とを比較する第2の位相比較回路と;上記第1の位相比較回路の出力信号に応じた上記制御信号を上記遅延時間可変回路に出力する第1の制御回路と;上記第2の位相比較回路の出力信号に応じた上記制御信号を上記遅延時間可変回路に出力する第2の制御回路と;を有し、上記遅延時間可変回路と上記第2の直列回路との間に上記第1の直列回路が接続され、上記第1の制御回路が上記遅延時間可変回路の遅延時間を制御した結果、上記基準信号と上記第1の比較信号との位相差が0になるときにおける上記第1の制御回路の出力信号を第1の制御信号とし、上記基準信号と上記第1の比較信号との位相差を0にする上記操作の後に、上記第2の制御回路が上記遅延可変回路の遅延時間を制御した結果、上記基準信号と上記第2の比較信号との位相差が0になるときにおける上記第2の制御回路の出力信号を第2の制御信号とし、上記第1の制御信号の値と上記第2の制御信号の値とを加算し、2で割った値を上記制御信号として上記遅延時間可変回路に供給し、上記第1の直列回路と上記第2の直列回路との接続点における信号を位相制御すべき信号として使用することを特徴とする半導体集積回路。
IPC (4件)：
H04L 7/00
, G06F 1/10
, H03K 5/15
, H03K 19/0175
H04L 7/00 Z
, G06F 1/04 330 A
, H03K 5/15 P
, H03K 19/00 101 N
