特許
J-GLOBAL ID：200903044662680438
高電圧MOSトランジスタ
発明者：
出願人/特許権者：
代理人 (1件)：
浅村 皓 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-196950
公開番号（公開出願番号）：特開平8-172184
出願日： 1988年04月22日
公開日（公表日）： 1996年07月02日
要約：
【要約】【目的】 高性能高電圧MOSトランジスタを提供する。【構成】 高電圧MOSトランジスタ(10)のドレイン接点(16)の下において、島状のドレイン領域(24)が基板(11)内に形成されている。延長ドレイン領域(26)が基板の頂上に形成され、かつ、ゲート(17)の下からドレイン領域までおよび同様な距離だけこのドレイン領域の反対側に延長している。
請求項（抜粋）：
表面を有する第1導電形の半導体基板と、前記第1の導電形の第1の部分と第2の導電形の第2の部分とを有する半導体材料の第1の島状領域であって、前記第2の導電形を有する半導体材料の第2の島状領域とは横方向に間隔を置いて配設され、かつ、前記基板内の前記基板表面に接する該第1の島状領域と、前記第1の島状領域に接続されたソース接点と、前記第2の島状領域に接続されたドレイン接点と、前記ドレイン接点および前記第2の島状領域のブロックから前記基板表面に接する位置まで反対2方向にそれぞれ横に延びて、接合ゲート形電界効果トランジスタ(JFET)用のチャネルを形成する、前記第2の導電形の延長ドレイン領域と、前記ドレインおよび前記第2の島状領域のブロックと前記基板表面に接する位置との間の前記延長ドレイン領域の中間部分の頂上面に設けられ、前記基板とともに接続されて前記JFET用のゲート電極を形成する前記第1の導電形を有する材料の表面接触頂上層であって、該頂上層と前記基板とには、前記延長ドレイン領域を流れるいかなる電流にも電界効果の影響を与える逆バイアス電圧が印加され、前記基板表面上で、少なくとも前記ソース接点および前記第1の島状領域のブロックと前記延長ドレイン領域の最も基板表面に隣接した位置との間の部分を被覆する絶縁層と、前記絶縁層上のゲート電極であって、前記絶縁層下の前記ソース接点および前記第1の島状領域のブロックと前記延長ドレイン領域の前記最も基板表面に隣接した位置との間で横に配設されたMOS電界効果トランジスタ(MOSFET)用のチャネルを形成する領域から絶縁され、前記MOSFETチャネルを通って前記絶縁層下を流れる電流を電界効果により制御する該ゲート電極とを組み合わせてなるトランジスタ。
引用特許：
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