特許

J-GLOBAL ID：200903044669787912

基準電圧発生回路

発明者： 木村 克治
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 八幡 義博
公報種別：公開公報
出願番号（国際出願番号）：特願平4-308213
公開番号（公開出願番号）：特開平5-304424
出願日： 1992年10月22日
公開日（公表日）： 1993年11月16日
要約：

【要約】【目的】 回路規模が小さく、回路電流が少ない基準電圧発生回路を提供する。【構成】 PNPトランジスタのQ1とQ2は、エミッタサイズの比がQ1:Q2=1:K1 であり、ベース同士が共通接続されてアナロググランドVAGを介して接地され、コレクタもそれぞれ接地される。つまり、Q1とQ2はダイオード接続されている。PチャネルMOSトランジスタ(M1、M2)及びNチャネルMOSトランジスタ(M3、M4)はそれぞれカレントミラー回路を構成し、ミラー比はM1:M2=M3:M4=K2 :1である。この2つのカレントミラー回路は能力の等しいトランジスタ同士[(M1とM3)、(M2とM4)]が直列接続される。M3のソースがR1 を介してQ1のエミッタに接続され、M4のソースがR2 とR3 の直列回路を介してQ2のエミッタに接続される。VREF とVREF ′は温度特性の良好な出力基準電圧である。

請求項（抜粋）：

一方の電源端子がわに配置されるトランジスタであって、エミッタサイズが異なりベース同士が共通接続されダイオードとして動作する2つのトランジスタと; 他方の電源端子がわに配置され前記2つのトランジスタそれぞれのエミッタと抵抗を介して接続される定電流源であって、能力が異なる2つのFETで構成されるカレントミラー回路の2回路または能力が等しい2つのFETで構成されるカレントミラー回路の3回路で構成される定電流源と; を備えたことを特徴とする基準電圧発生回路。

IPC (2件)：

H03F 3/343 ,  G05F 3/26

引用特許：

審査官引用 (2件)

• 特公昭58-058843
  
• 特開昭55-035543