特許
J-GLOBAL ID：200903044685055263
半導体デバイスを分離する方法およびメモリー集積回路アレイ
発明者：
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出願人/特許権者：
代理人 (1件)：
湯浅 恭三 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-127347
公開番号（公開出願番号）：特開平7-099313
出願日： 1994年06月09日
公開日（公表日）： 1995年04月11日
要約：
【要約】 (修正有)【目的】 従来のLOCOS法の欠点である、デバイスの活性領域内へのフィールド酸化物の侵入を抑え、サブミクロン・リトグラフィに必要な表面トポロジーの平面性を克服した半導体処理デバイスの分離方法と、それを用いて作成したメモリー集積回路アレイを提供する。【構成】 ?@トレンチおよびリフィル技術により基板12上に非LOCOS絶縁デバイス分離ブロック28を設けてその間に凹状の溝空間を形成し、?A溝空間内にゲート誘電体を設け、?B基板およびゲート誘電体上に導電性材料層を隣接する分離ブロック間の溝空間を完全に充填するに充分な厚さに設け、?C導電性材料層を化学機械的に研磨して平坦な導電性材料上面を提供し、?Dこの導電性材料層をフォトパターンニングしかつエッチングして複数の分離ブロックに重なる導電性ランナー44を設ける。
請求項（抜粋）：
トレンチおよびリフィル技術により基板上に非LOCOS絶縁デバイス分離ブロックを設け、該デバイス分離ブロックは外表面を有し、かつ相互に側方に離間してその間に外方に開口する凹状の溝空間を提供するステップと、隣接する分離ブロック間の前記溝空間内にゲート誘電体を設けるステップと、隣接分離ブロック間の前記溝空間を完全に充填するに充分な厚さに導電性材料層を前記基板および前記ゲート誘電体上に設けるステップと、前記導電性材料層を化学機械的に研磨して、平坦な導電性材料上面を提供するステップと、前記導電性材料層をフォトパターニングしかつエッチングして複数の分離ブロックに重なる導電性ランナーを提供し、かつ選択された溝空間領域内から導電性材料を選択的に除去して該溝空間内に電界効果トランジスタ・ゲートを形成するステップと、前記選択された溝空間領域を介して前記基板に導電性強化不純物を供給して前記電界効果トランジスタ・ゲートに隣接するソース/ドレーン領域を形成するステップとを備える半導体処理デバイスの分離方法。
IPC (3件)：
H01L 29/784
, H01L 21/76
, H01L 27/108
