特許
J-GLOBAL ID：200903044701544849
遅延時間制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平3-337297
公開番号（公開出願番号）：特開平5-175805
出願日： 1991年12月19日
公開日（公表日）： 1993年07月13日
要約：
【要約】【目的】 半導体集積回路における論理回路において、負荷容量の増加、周囲温度の上昇及び電源電圧VDDの低下等が発生しても、遅延時間の増加を小さくすることができる遅延時間制御回路を提供する。【構成】 任意の遅延時間をもつ遅延回路11と、PチャネルMOSトランジスタT11,T13,T15及びNチャネルMOSトランジスタT12,T14,T16で構成される論理回路と、遅延回路11の出力信号A11と論理回路の出力信号OUT11とを入力とする比較器12と、比較器12の出力信号B11を入力としてラッチするラッチ回路13と、ラッチ回路13の出力信号B12を反転させるインバ-タ14とを有し、前記ラッチ回路の出力により前記論理回路を構成するトランジスタの数を制御する。
請求項（抜粋）：
半導体集積回路における論理回路の遅延時間を制御する遅延時間制御回路において、任意の遅延時間をもつ遅延回路と、複数のトランジスタが並列に接続された出力部を有する論理回路と、前記遅延回路の出力と前記論理回路の出力を比較する比較器と、前記比較器の出力を保持するラッチ回路とを有し、前記論理回路の出力部における複数のトランジスタにおいて所定数のトランジスタを前記ラッチ回路の出力により駆動することを特徴とする遅延時間制御回路。
IPC (3件)：
H03K 5/13
, H03K 19/0175
, H03K 19/003
