特許

J-GLOBAL ID：200903044705089275

半導体装置および半導体設計支援装置

発明者： 森脇 俊幸
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 池内 寛幸 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-125734
公開番号（公開出願番号）：特開2002-324841
出願日： 2001年04月24日
公開日（公表日）： 2002年11月08日
要約：

【要約】 (修正有)【課題】 所望の位置に、LSIの面積を増加させること無くキャパシタを形成することができ、アナログおよびデジタル回路を混載した半導体装置等における電源ノイズ対策を効率的に行い得る半導体装置を提供する。【解決手段】 半導体基板上に形成された第1のレベルの導体層111〜115および第2のレベルの導体層101と、それらの第1、第2のレベルの導体層の間に介在する層間絶縁膜と、層間絶縁膜を開口して形成され、導電体が埋め込まれた同一レベルの複数のスルーホール121、122とを有する。それらの複数のスルーホールは、それぞれ複数の異なる深さを有するとともに、第1のレベルの導体層および第2のレベルの導体層の少なくとも一方に電気的に接続されている。

請求項（抜粋）：

半導体基板上に形成された第1のレベルの導体層および第2のレベルの導体層と、前記第1、第2のレベルの導体層の間に介在する層間絶縁膜と、前記層間絶縁膜を開口して形成され、導電体が埋め込まれた同一レベルの複数のスルーホールとを有し、前記複数のスルーホールは、それぞれ複数の異なる深さを有するとともに、前記第1のレベルの導体層および前記第2のレベルの導体層の少なくとも一方に電気的に接続されたことを特徴とする半導体装置。

IPC (6件)：

H01L 21/822 ,  G06F 17/50 652 ,  G06F 17/50 658 ,  G06F 17/50 ,  H01L 21/3205 ,  H01L 27/04

FI (6件)：

G06F 17/50 652 A ,  G06F 17/50 658 J ,  G06F 17/50 658 V ,  H01L 27/04 C ,  H01L 27/04 D ,  H01L 21/88 S

Fターム (29件)：

5B046AA08 ,  5B046BA06 ,  5B046JA01 ,  5F033HH00 ,  5F033JJ00 ,  5F033KK00 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ35 ,  5F033QQ38 ,  5F033RR04 ,  5F033RR06 ,  5F033UU04 ,  5F033VV04 ,  5F033VV05 ,  5F033VV10 ,  5F038AC05 ,  5F038AC17 ,  5F038BH03 ,  5F038BH19 ,  5F038CD02 ,  5F038CD03 ,  5F038CD05 ,  5F038CD09 ,  5F038CD14 ,  5F038EZ08 ,  5F038EZ15 ,  5F038EZ20

引用特許：

審査官引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平8-221202   出願人：ソニー株式会社
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平7-222025   出願人：沖電気工業株式会社