半導体メモリセル

発明者：
出願人/特許権者：
代理人 (1件)：山本孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-050348
公開番号（公開出願番号）：特開平11-251456
出願日： 1998年03月03日
公開日（公表日）： 1999年09月17日
要約：

【要約】【課題】半導体メモリ素子が1つの半導体メモリセルを形成すべき領域内に対向して配設された半導体メモリセルを提供する。【解決手段】半導体メモリセルは、導電体層10Aの第1の主面MS1を含む領域に形成された、?@読み出し用トランジスタTR1A(S/D領域:領域SC4A,領域SC1、チャネル形成領域CH1A領域SC3A)、スイッチ用トランジスタTR2A(S/D領域:領域SC4B,領域SC1、チャネル形成領域CH2A:領域SC3B)、及び電流制御用接合型トランジスタ(ゲート領域:領域SC2A,領域SC3A、チャネル領域:領域SC1)から成る第1の半導体メモリ素子と、第2の主面MS2を含む領域に形成された、?A読み出し用トランジスタTR1B(S/D領域:領域SC2A,領域SC3A、チャネル形成領域CH1B:領域SC1)、スイッチ用トランジスタTR2B(S/D領域:領域SC2B,領域SC3B、チャネル形成領域CH2B:領域SC1)、及び電流制御用接合型トランジスタ(ゲート領域:領域SC2B,領域SC3B、チャネル領域:領域SC1)から成る第2の半導体メモリ素子から構成されている。

請求項（抜粋）：

第1及び第2の対向する2つの主面を有する半導体層を備え、?@ 第1導電形の第1の読み出し用トランジスタ、第2導電形の第1の書き込み用トランジスタ、及び、第1導電形の第1の電流制御用接合型トランジスタから成る第1の半導体メモリ素子と、?A 第1導電形の第2の読み出し用トランジスタ、第2導電形の第2の書き込み用トランジスタ、及び、第1導電形の第2の電流制御用接合型トランジスタから成る第2の半導体メモリ素子から構成され、(イ)第1の主面から第2の主面に亙って該半導体層に設けられた、第1導電形を有する半導体性の第1の領域、(ロ-1)第1の領域の第1の主面を含む表面領域に設けられ、第1の領域と整流接合を形成して接する半導体性若しくは導電性の第2Aの領域、(ロ-2)第1の領域の第2の主面を含む表面領域に設けられ、第1の領域と整流接合を形成して接する半導体性若しくは導電性の第2Bの領域、(ハ-1)第1の領域の第1の主面を含む表面領域に第2Aの領域とは離間して設けられ、第1導電形とは逆の第2導電形を有する半導体性の第3Aの領域、(ハ-2)第1の領域の第2の主面を含む表面領域に第2Bの領域とは離間して設けられ、第2導電形を有する半導体性の第3Bの領域、(ニ-1)第3Aの領域の第1の主面を含む表面領域に設けられ、第3Aの領域と整流接合を形成して接する半導体性若しくは導電性の第4Aの領域、(ニ-2)第3Bの領域の第2の主面を含む表面領域に設けられ、第3Bの領域と整流接合を形成して接する半導体性若しくは導電性の第4Bの領域、(ホ-1)第1の主面に形成された第1のバリア層上に、第1の領域と第4Aの領域、及び第2Aの領域と第3Aの領域を橋渡すごとく設けられた第1の半導体メモリ素子のゲート領域、並びに、(ホ-2)第2の主面に形成された第2のバリア層上に、第1の領域と第4Bの領域、及び第2Bの領域と第3Bの領域を橋渡すごとく設けられた第2の半導体メモリ素子のゲート領域、を有する半導体メモリセルであって、(A-1)第1の読み出し用トランジスタの一方のソース/ドレイン領域は、第4Aの領域から構成され、(A-2)第1の読み出し用トランジスタの他方のソース/ドレイン領域は、第1の領域の第1の主面を含む表面領域から構成され、(A-3)第1の読み出し用トランジスタのチャネル形成領域は、第1の領域の第1の主面を含む表面領域と第4Aの領域とで挟まれた、第3Aの領域の第1の主面を含む表面領域から構成され、(a-1)第2の読み出し用トランジスタの一方のソース/ドレイン領域は、第4Bの領域から構成され、(a-2)第2の読み出し用トランジスタの他方のソース/ドレイン領域は、第1の領域の第2の主面を含む表面領域から構成され、(a-3)第2の読み出し用トランジスタのチャネル形成領域は、第1の領域の第2の主面を含む表面領域と第4Bの領域とで挟まれた、第3Bの領域の第2の主面を含む表面領域から構成され、(B-1)第1の書き込み用トランジスタの一方のソース/ドレイン領域は、第2Aの領域から構成され、(B-2)第1の書き込み用トランジスタの他方のソース/ドレイン領域は、第3Aの領域の第1の主面を含む表面領域から構成され、(B-3)第1の書き込み用トランジスタのチャネル形成領域は、第3Aの領域の第1の主面を含む表面領域と第2Aの領域とで挟まれた、第1の領域の第1の主面を含む表面領域から構成され、(b-1)第2の書き込み用トランジスタの一方のソース/ドレイン領域は、第2Bの領域から構成され、(b-2)第2の書き込み用トランジスタの他方のソース/ドレイン領域は、第3Bの領域の第2の主面を含む表面領域から構成され、(b-3)第2の書き込み用トランジスタのチャネル形成領域は、第3Bの領域の第2の主面を含む表面領域と第2Bの領域とで挟まれた、第1の領域の第2の主面を含む表面領域から構成され、(C-1)第1の電流制御用接合型トランジスタのゲート領域は、第2Aの領域及び第3Aの領域から構成され、(C-2)第1の電流制御用接合型トランジスタのチャネル領域は、第2Aの領域と第3Aの領域とで挟まれた第1の領域の部分から構成され、(c-1)第2の電流制御用接合型トランジスタのゲート領域は、第2Bの領域及び第3Bの領域から構成され、(c-2)第2の電流制御用接合型トランジスタのチャネル領域は、第2Bの領域と第3Bの領域とで挟まれた第1の領域の部分から構成され、(D)第1の半導体メモリ素子のゲート領域は、メモリセル選択用の第1Aの配線に接続され、(d)第2の半導体メモリ素子のゲート領域は、メモリセル選択用の第1Bの配線に接続され、(E)第2Aの領域は書き込み情報設定線Aに接続され、(e)第2Bの領域は書き込み情報設定線Bに接続され、(F)第4Aの領域は、メモリセル選択用の第2Aの配線に接続され、(f)第4Bの領域は、メモリセル選択用の第2Bの配線に接続され、(G)第1の領域は、所定の電位に接続されていることを特徴とする半導体メモリセル。

IPC (2件)：

H01L 21/8242 , H01L 27/108

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