特許

J-GLOBAL ID：200903044768304567

薄膜トランジスタの製造方法

発明者： 渡部 純一 ,  小杉 清久 ,  代木 育夫
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-320816
公開番号（公開出願番号）：特開平5-160152
出願日： 1991年12月05日
公開日（公表日）： 1993年06月25日
要約：

【要約】【目的】 薄膜トランジスタの製造方法に関し,緻密性が高く絶縁耐圧の大きいゲート絶縁膜及びゲート絶縁膜との密着性がよくかつ膜質のよい動作半導体膜を形成する方法の提供を目的とする。【構成】 絶縁性基板1上に順次積層されたゲート電極2,ゲート絶縁膜3,動作半導体膜4,チャネル保護層5と, チャネル保護層5の両側に配設されたソース電極7a及びドレイン電極7bとを有する薄膜トランジスタの製造において,原子層エピタキシー法によりゲート絶縁膜3を形成し,つづいて原子層エピタキシー法により動作半導体膜4を形成するように構成する。また,ゲート絶縁膜3の形成に際し, アルキルアミンアラン雰囲気と酸素を含む雰囲気に交互に絶縁性基板1を複数回曝す原子層エピタキシー法によって化合物絶縁体を成膜し,ゲート絶縁膜3の全部又は一部を形成するように構成する。

請求項（抜粋）：

絶縁性基板(1) 上に順次積層されたゲート電極(2), ゲート絶縁膜(3), 動作半導体膜(4), チャネル保護層(5) と, 該チャネル保護層(5)の両側に配設されたソース電極(7a)及びドレイン電極(7b)とを有する薄膜トランジスタの製造において,原子層エピタキシー法によりゲート絶縁膜(3) を形成し,つづいて原子層エピタキシー法により動作半導体膜(4) を形成することを特徴とする薄膜トランジスタの製造方法。

IPC (4件)：

H01L 21/336 ,  H01L 29/784 ,  H01L 21/203 ,  H01L 21/316